TWI596673B - 半導體元件及其製造方法 - Google Patents

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胡智閔
龔正
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Description

半導體元件及其製造方法
本發明關於一種半導體技術，特別是關於一種接面場效應電晶體(Junction Field Effect Transistor,JEFT)元件及其製造方法。
習知之接面場效應電晶體元件具有如第1圖所示之結構。第1圖所繪示之接面場效應電晶體元件100形成在例如是矽晶圓的一半導體基板102之上。基板102可藉由例如是擴散摻雜(diffusion doping)、離子佈值(ion implantation)或原位摻雜(in-situ doping)等佈值製程修飾，以引入P型摻雜物。一N井104形成在基板102中，提供使電荷在源極端與汲極端間流動之一通道。N井104可藉習知之佈值製程引入N型摻雜物形成。接面場效應電晶體元件100更包括多個第一佈值區106及多個第二佈值區108。此些第一佈值區各包括一高濃度之N型摻雜物，且各第一佈值區可作為源極或汲極。此些第二佈值區108各包括P型摻雜物，且各第二佈值區可作為閘極。
操作時，一正值之汲極至源極電壓(drain-source voltage,VDS)驅使N井104內之電荷由源極流向汲極。N井104之導電度可藉一負值之閘極至源極電壓(gate-source voltage,VGS)控制，此負值之VGS使每一PN接面感應形成空乏區(depletion region)。閘極至源極電壓VGS之值可調整至空乏區夾止(pinch off)電荷流動之通 道，以關閉接面場效應電晶體元件100。此達成夾止的電壓稱為夾止電壓(pinch off voltage,VP)。當接面場效應電晶體元件整合於一積體電路中時，半導體基板雜訊之影響能改變VP，導致多個接面場效應電晶體元件之不一致與缺陷。因此，為容許更加精確的VP，有需要將接面場效應電晶體元件絕緣。
一第一示範性實施例揭露一種半導體元件，包含一基板，一絕緣結構形成在基板上；以及一半導體沉積層，形成在絕緣結構上與基板之上，半導體沉積層具有一第一導電型。所揭露之半導體元件更包括一第一佈值區，形成在半導體沉積層中，第一佈值區具有第一導電型與較半導體沉積層高之摻雜濃度；以及一第二佈值區，形成在半導體沉積層中，第二佈值區具有第一導電型與較半導體沉積層高之摻雜濃度。所揭露之半導體元件更包括一金屬接觸層，形成在半導體沉積層之第一佈值區與半導體沉積層之第二佈值區間的一接觸區上，藉以在金屬接觸層與半導體沉積層之接觸區間形成一接面，其中此接面為一蕭特基能障(Schottky barrier)。
一第二示範性實施例揭露一種半導體元件，包含一基板，一第一絕緣結構形成在基板上，以及一第一半導體沉積層形成在第一絕緣結構上。所揭露之半導體元件更包括一第二絕緣結構形成在第一半導體沉積層上，一第二半導體沉積層形成在第二絕緣結構上，第二半導體沉積層具有 一導電型。所揭露之半導體元件可包括一第一佈值區形成在第二半導體沉積層中，第一佈值區具有導電型與較第二半導體沉積層高之摻雜濃度；以及一第二佈值區形成在第二半導體沉積層中，第二佈值區具有導電型與較第二半導體沉積層高之摻雜濃度。一金屬接觸層形成在第二半導體沉積層之第一佈值區與第二半導體沉積層之第二佈值區間的一接觸區上，藉以在金屬層與第二半導體沉積層之接觸區形成一接面，其中此接面為一蕭特基能障。
本發明揭露之半導體元件的相關製造方法亦有所揭露。
第2圖繪示一接面場效應電晶體元件200之剖面圖，其能夠降低雜訊以及增加夾止之銳利度(sharpness)。接面場效應電晶體元件200包括一基板202及一絕緣結構204，絕緣結構204形成在基板202上。絕緣結構204可用以實質上保護其上之結構免於其下方基板之雜訊影響與干擾。絕緣結構204可包括一場氧化層206(field oxide,FOX)，形成在基板202上，在一些實施例中，更可包括一高溫氧化層208(high temperature oxide,HTO)形成在場氧化層206之上。場氧化層206與高溫氧化層208可以習知之標準光罩及熱氧化技術形成。舉例來說，可以局部矽氧化(local oxidation of silicon,LOCOS)製程形成場氧化層206。可重複相同之製程以形成高溫氧化層208。LOCOS之示範性技術包括淺溝槽隔離(shallow trench isolation,STI)或絕緣層上覆矽(silicon on insulator,SOI)。儘管數值可能變動，場氧化層可具有範圍1000埃(angstrom)-10000埃間之厚度，最佳約為5000埃，而高溫氧化層208可具有120埃-400埃間之厚度，最佳約為300埃。
在絕緣結構204下方，一第一井區210可形成於絕緣結構204下方之基板210內。在第2圖繪示之實施例中，基板202包括P型摻雜物，但在另一實施例中，基板202可包括N型摻雜物。在任一實施例中，第一井區210可為一P井或一N井。
在絕緣結構204上方，可藉由一沉積製程形成一半導體沉積層212於絕緣結構204上。半導體沉積層212可具有一第一導電型，使電荷由源極214流向汲極216。半導體沉積層212之導電度可藉由閘極218控制。以下將以第3圖更加詳細說明接面場效應電晶體元件200之結構。
第3圖為接面場效應電晶體元件200之局部視圖。半導體沉積層212可為藉標準製程製造之一多晶矽層，且如同上述討論，半導體沉積層212可藉由佈值製程修飾以具有一第一導電型，此第一導電型可為N型或P型。在一實施例中，半導體沉積層212可藉沉積多晶矽形成，例如是三氯氧磷(phosphoryl chloride,POCl之N型摻雜物可在多晶矽沉積時藉原位摻雜(in-situ doping)引入。在一實施例中，POCl3之濃度大約為1*1011/cm2。亦可使用例如是磷(phosphorous,P)等其他的N型摻雜物。在另一實施例中，可藉由離子佈值(ion implantation)之擴散摻雜 (diffusion doping)或原位摻雜引入N型摻雜物。在又一實施例中，亦可以與引入N型摻雜物相同的製程於半導體沉積層212中引入P型摻雜物。一P型摻雜物的例子為硼(boron,B)。
一第一佈值區214可形成在半導體沉積層212中，此第一佈值區具有第一導電型且摻雜濃度較半導體沉積層212為高。第一佈值區214可標示為源極214。一第二佈值區216可形成在半導體沉積層212中，此第二佈值區具有第一導電型且摻雜濃度較半導體沉積層212為高。第二佈值區216可標示為汲極216。
在第3圖所示之示範性實施例中，第一導電型為N型，而半導體沉積層212可運作提供一N通道使電荷在第一N+佈值區214與第二N+佈值區216間流動。在另一實施例中，第一導電型可為P型，而半導體沉積層212可運作提供一P通道使電荷在第一P+摻雜區214與第二P+摻雜區216間流動。
除半導體沉積層212之外，接面場效應電晶體元件200更可包括一金屬接觸層218，形成在半導體沉積層212之一接觸區220上，此接觸區220位於第一佈值區214與第二佈值區216間。金屬接觸層218可包括一適合之金屬，使金屬接觸層218與半導體沉積層212之接觸區220間的接面作為蕭特基能障(Schottky barrier)。依據半導體沉積層212是包括N型或P型摻雜物，蕭特基能障可分別當作P型閘極或N型閘極使用。如上所述之金屬接觸層218可標示為閘極218。為形成一P型閘極，金屬接觸層218可 包括適當的金屬如鈦、鎢、鎳、鉑、鋁、金或鈷。為形成一N型閘極，金屬接觸層218可包括適當的金屬如鉑(Pt)。
可運作閘極218以控制半導體沉積層212之通道的導電度。操作時，正值之汲極至源極電壓(drain-source voltage,VDS)使電荷由半導體沉積層212之源極214流入汲極216。半導體沉積層212之導電度可藉由負值之閘極至源極電壓(gate-source voltage,VGS)控制，此負值之VGS在接觸區220內或其周圍感應形成空乏區(depletion region)。VGS之值可調整至空乏區夾止(pinch off)電荷流動之通道，以關閉接面場效應電晶體元件200。根據半導體沉積層之厚度，此夾止電壓(pinch off voltage,VP)可能變動。在一示範性實施例中，半導體沉積層厚度之範圍可使VP在0.7-30伏特之間。在另一實施例中，半導體沉積層之厚度範圍可在500埃-6000埃之間。
藉由在絕緣結構204上形成金屬接觸層218與半導體沉積層212，實質上減少了源自基板202之雜訊與干擾，又能藉由閘極218與更加精確的VP，增進對半導體沉積層212之導電度的控制。所揭露結構的另一優點是，位於絕緣結構204之下的第一井區210可以用於容納其他可能沒有空間在接面場效應電晶體中形成PN接面的元件。
第4圖繪示具三維閘極結構之接面場效應電晶體元件300的正視圖。接面場效應電晶體元件300包括一基板302以及一第一絕緣結構304，第一絕緣結構304形成在基板上。類似於第2圖及第3圖討論之絕緣結構204，第一絕緣結構304可用以實質上保護其上之結構免於其下方基板 302之雜訊影響與干擾。第一絕緣結構304可包括一場氧化層306，形成在基板302上。在一些實施例中，第一絕緣結構304更可包括一閘極氧化層308，設置在場氧化層306上。場氧化層306及閘極氧化層308可以習知之標準光罩及熱氧化技術形成。
接面場效應電晶體元件300更包括形成在第一絕緣結構304上之一第一半導體沉積層310，形成在第一半導體沉積層310上之一第二絕緣結構312，以及形成在第二絕緣結構312上之一第二半導體沉積層314。第5圖為接面場效應電晶體元件300中，形成於第一絕緣結構304之上結構的部份視圖。在一實施例中，第一半導體沉積層310與第二半導體沉積層314可如第5圖所示，分別向第一長軸320與第二長軸322延伸。在一示範性實施例中，第一長軸320實質上正交於第二長軸322，但在另一實施例中，第一長軸320與第二長軸可調準成一角度。第一半導體沉積層310可包括N型或P型摻雜物之任一種，以提供形成三維閘極結構時所需的導電度，以下將詳加敘述。在一實施例中，第一半導體沉積層可用矽化鎢WSi與矽化鈷CoSi沉積，以形成可降低第一半導體沉積層310電阻之矽化物。絕緣結構312可為如第2圖及第3圖之實施例所述之一高溫氧化層208。
此外，第二半導體沉積層314可實質上類似於第2圖及第3圖之實施例所述之半導體沉積層212。第二半導體沉積層314可為一藉由標準製程製造之多晶矽層，且可藉由佈值製程修飾以具有一第一導電型，此第一導電型可為 N型或P型。在第6圖所繪示之一示範性實施例中，第二半導體沉積層314可藉由沉積多晶矽於第一絕緣結構304及第二絕緣結構312上形成，而N型摻雜物可在沉積多晶矽時，藉原位摻雜佈值在第二半導體沉積層314中。在另一實施例中，可藉離子佈值之擴散摻雜或原位摻雜引入N型摻雜物。在又一實施例中，可用P型摻雜物取代N型摻雜物，以相同的製程引入第二半導體沉積層314中。
請參照第4至第6圖，一第一佈值區316可形成在第二半導體沉積層314中，此第一佈值區316具有與第二半導體沉積層314相同之導電型與較第二半導體沉積層314高之摻雜濃度。第一佈值區316可標示為源極S。一第二佈值區318可形成在第二半導體沉積層314中，此第二佈值區318具有與第二半導體沉積層314相同之導電型與較第二半導體沉積層314高之摻雜濃度。第二佈值區318可標示為汲極D。
接面場效應電晶體元件300包括一金屬接觸層，形成在第二半導體沉積層314之一接觸區326上，此接觸區326位於第一佈值區316與第二佈值區318間。類似於金屬接觸層218，金屬接觸層324可包括一適當之金屬，使金屬接觸層324與第二半導體沉積層314之接觸區326間的接面作為一蕭特基能障。金屬接觸層324可圍繞第二半導體沉積層314，且不與第一半導體沉積層接觸。根據第二半導體沉積層314包括N型或P型摻雜物，蕭特基能障可分別當作P型閘極或N型閘極使用。如上所述之金屬接觸層324可標示為閘極324。
佈值N型或P型摻雜物後，第二半導體沉積層314之導電度容許電荷自源極316流向汲極318。第二半導體沉積層314之導電度可藉閘極324與第一半導體沉積層310兩者控制。獨立執行時，閘極324可以一負值之第一閘極至源極電壓VGS1控制第二半導體沉積層314之導電度，此VGS1在接觸區326內或其周圍感應一第一空乏區。VGS1之值可調整至空乏區夾止(pinch off)電荷流動之通道，以關閉接面場效應電晶體元件300。不過，第一半導體沉積層310與第二絕緣結構312可作為一第二閘極，在第二半導體沉積層314中運作以形成一第二空乏區。第二空乏區可藉由在與第一半導體沉積層310連接之電極(未繪示)上，另外施加一負值之第二閘極至源極電壓VGS2形成。除了第一絕緣結構304所造成的改進，第一空乏區與第二空乏區可互相作用，不但可更佳的控制VP，更能增進夾止之精確度(precision)。
藉由增進夾止電壓之控制性與精確度，本發明揭露之接面場效應電晶體元件可在積體電路(IC)上達成更多不同的改善。舉例來說，近年來，考慮到本發明揭露之接面場效應電晶體元件之高轉換效率以及低待機功耗，特別適用在綠色科技的發展。一切換式之電源IC包括一集成式啟動電路以及一脈寬調變(Pulse Width Moldulation,PWM)電路。第7圖繪示一傳統之高壓啟動電路400，其啟動後電阻410仍持續產生功耗。電阻410可選自能提供充電電流(charging curremt,IIC)至電容420，且能使脈寬調變電路啟動運作的種類。脈寬調變電路430持續運作直 到其電壓VCC低於最小運作電壓，接著一輔助電流Iaux施加於脈寬調變電路上。脈寬調變電路430一般在10V-30V之間運作。為降低功耗，啟動電路之電阻410可以HV depletion(高壓空乏式)MOS或HV JEFT元件取代。不過，一HV depletion NMOS在臨界電壓處(<-4V)具有大的漏電流(>100μA)。一HV JEFT需要大的漂浮區(drift region)以形成降低表面場(reduced surface field,RESURF)，因此HV JEFT之夾止特徵缺乏精確性。
第8圖繪示包括本發明揭露之接面場效應電晶體元件510的一示範性電路500。接面場效應電晶體元件510可為任何根據本發明揭露原理之接面場效應電晶體組態。除了接面場效應電晶體元件510之外，電路500更包括一脈寬調變電路520，HV depletion MOS 530，以及二極體540。操作時，啟動期間之源極至閘極電壓VS小於接面場效應電晶體元件之夾止電壓VP，且接面場效應電晶體元件呈現低電阻。一示範性夾止電壓VP約為15伏特。當接面場效應電晶體元件呈現低電阻時，具有一示範性臨界電壓(threshold voltage,Vth)-3V之HV depletion MOS 530，可提供脈寬調變電路520運作以及電容450充電需要之電流，直到接面場效應電晶體元件510之VS達到夾止電壓Vp。當VS高於夾止電壓VP時，接面場效應電晶體元件510之電阻會大量的增高，同時汲極至源極電壓仍保持與夾止電壓VP相同。當VS高於夾止電壓VP一臨界電壓Vth時，MOS 530將會關閉。例如在一示範性實施例中，夾止電壓VP約為15V而臨界電壓Vth為-3V。第9圖之圖表繪示， 在此實施例中，當VS高於夾止電壓VP約15V時，因接面場效應電晶體元件510之電阻增加，來自MOS 530之電流(ID)開始降低。當VS達到18V時，也就是高於夾止電壓VP一臨界電壓Vth，來自MOS 530之電流ID將停止。請參照第8圖，在脈寬調變啟動後，Iaux可用以充電電容550。因此，能精確控制夾止電壓VP之接面場效應電晶體元件510，可降低HV depletion MOS 530之漏電流及增加效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明並不限於所揭露之特定實施例，且應包含在本發明之精神和範圍內所做之更動與潤飾，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300‧‧‧接面場效應電晶體元件
102、202、302‧‧‧基板
104‧‧‧N井
106‧‧‧第一佈值區
108‧‧‧第二佈值區
204‧‧‧絕緣結構
206、306‧‧‧場氧化層
208‧‧‧高溫氧化層
210‧‧‧第一井區
212‧‧‧半導體沉積層
214、S‧‧‧源極
216、D‧‧‧汲極
218、324‧‧‧金屬接觸層
220、326‧‧‧接觸區
304‧‧‧第一絕緣結構
308‧‧‧閘極氧化層
310‧‧‧第一半導體沉積層
312‧‧‧第二絕緣結構
314‧‧‧第二半導體沉積層
316‧‧‧第一佈值區，源極
318‧‧‧第二佈值區，汲極
320‧‧‧第一長軸
322‧‧‧第二長軸
400、500‧‧‧電路
410‧‧‧電阻
420、550‧‧‧電容
430、520‧‧‧脈寬調變電路
530‧‧‧HV depletion MOS
540‧‧‧二極體
ID‧‧‧來自MOS之電流
IIC‧‧‧充電電流
IAUX‧‧‧輔助電流
VZ‧‧‧崩潰電壓
VCC‧‧‧供電電壓
VS‧‧‧源極至閘極電壓
Vss‧‧‧源極電壓
Vgg‧‧‧閘極電壓
第1圖繪示一種傳統接面場效應電晶體元件之剖面圖。
第2圖繪示根據本發明揭露之一種接面場效應電晶體元件的剖面圖。
第3圖繪示第2圖之接面場效應電晶體元件之特定結構的局部視圖。
第4圖繪示具三維閘極結構之接面場效應電晶體元件300的正視圖。
第5圖繪示第4圖之接面場效應電晶體元件之一實施 例的局部視圖。
第6圖繪示第4圖之接面場效應電晶體元件之另一實施例的局部視圖。
第7圖繪示一包括電阻的傳統電路。
第8圖繪示包含本發明揭露之接面場效應電晶體元件之電路的一實施例。
第9圖繪示第8圖之一實施例中，接面場效應電晶體元件之源極至閘極電壓與MOS元件之汲極電壓的關係。
300‧‧‧接面場效應電晶體元件
302‧‧‧基板
304‧‧‧第一絕緣結構
306‧‧‧場氧化層
308‧‧‧閘極氧化層
310‧‧‧第一半導體沉積層
312‧‧‧第二絕緣結構
314‧‧‧第二半導體沉積層

Claims (9)

  1. 一種半導體元件，包括：一基板；一絕緣結構，形成在該基板上；一半導體沉積層，形成在該絕緣結構上及該基板之上，該半導體沉積層具有一第一導電型；一第一佈值區，形成在該半導體沉積層中，該第一佈值區具有該第一導電型與較該半導體沉積層高之摻雜濃度；一第二佈值區，形成在該半導體沉積層中，該第二佈值區具有該第一導電型與較該半導體沉積層高之摻雜濃度；一金屬接觸層，形成在該半導體沉積層之一接觸區上，該接觸區位於該第一佈值區與該第二佈值區之間，一接面形成在該金屬接觸層與該半導體沉積層之該接觸區之間，其中此接面為一蕭特基能障(Schottky barrier)；以及一第一井區，形成在該基板中，其中該第一井區位於該絕緣結構之下方，且該第一井區具有該第一導電型或一第二導電型。
  2. 如申請專利範圍第1項所述之半導體元件，其中該絕緣結構包括一場氧化層(field oxide layer)。
  3. 如申請專利範圍第2項所述之半導體元件，其中該絕緣結構更包括一高溫氧化層，設置在該場氧化層之上。
  4. 如申請專利範圍第1項所述之半導體元件，其中該半 導體沉積層包括一多晶矽層。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型為N型，且該蕭特基能障可作為一P型閘極。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型為P型，且該蕭特基能障可作為一N型閘極。
  7. 一種半導體元件，包括：一基板；一第一絕緣結構形成在該基板上；一第一半導體沉積層形成在該第一絕緣結構上；一第二絕緣結構，形成在該第一半導體沉積層上；一第二半導體沉積層，形成在該第二絕緣結構上，該第二半導體沉積層具有一導電型；一第一佈值區，形成在該第二半導體沉積層中，該第一佈值區具有該導電型與較該第二半導體沉積層高之摻雜濃度；一第二佈值區，形成在該第二半導體沉積層中，該第二佈值區具有該導電型與較該第二半導體沉積層高之摻雜濃度；以及，一金屬接觸層，形成在該第二半導體沉積層之一接觸區上，該接觸區位於該第一佈值區與該第二佈值區之間，一接面形成在該金屬接觸層與該第二半導體沉積層之該接觸區之間，其中此接面為一蕭特基能障；一第一井區，形成在該基板中，其中該第一井區位於該第一絕緣結構及該第二絕緣結構之下方，且該第一井區具有該第一導電型或一第二導電型。
  8. 如申請專利範圍第7項所述之半導體元件，其中該第一絕緣結構包括一場氧化層以及一閘極氧化層，該閘極氧化層設置於該場氧化層之上。
  9. 一種半導體元件之製造方法，包括：在一基板上形成一絕緣結構；在該基板中形成一第一井區，其中該第一井區位於該絕緣結構之下方，且該第一井區具有該第一導電型或一第二導電型；在該基板之上及該絕緣結構上形成一半導體沉積層，該半導體沉積層具有一第一導電型；在該半導體沉積層中形成一第一佈值區，該第一佈值區具有該第一導電型以及較該半導體沉積層高之摻雜濃度；在該半導體沉積層中形成一第二佈值區，該第二佈值區具有該第一導電型以及較該半導體沉積層高之摻雜濃度；在該半導體沉積層之一接觸區上形成一金屬接觸層，該接觸區位於該第一佈值區與該第二佈值區之間，進而在該金屬接觸層與該半導體沉積層之該接觸區之間形成一接面，其中此接面為一蕭特基能障。
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