KR20070103311A - 반도체 장치 - Google Patents

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KR20070103311A
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Abstract

다이오드 소자를 갖는 반도체 장치에서, 종형의 기생 바이폴라 트랜지스터에 의한 누설 전류를 방지하여, 전류 효율을 향상시키는 것을 목적으로 한다. N웰층(2) 상에 소자 분리 절연막(3a)을 형성하고, 소자 분리 절연막(3a)으로 둘러싸인 N웰층(2) 상에 제1 P+층(4)과, 제1 P+층(4)과 이격한 제2 P+층(5)을 형성한다. 제1 P+층(4)과 제2 P+층(5) 사이에서의 N웰층(2) 상에 전극층(10)을 형성한다. 소자 분리 절연막(3a, 3b) 사이의 N웰층(2) 상에는 컨택트용의 N+층(13)을 형성한다. 제1 P+층(4)은 애노드 배선(8)과 접속하고, 또한, 전극층(10), 제2 P+층(5), 및 N+층(13)은 캐소드 배선(12)과 접속한다. 이와 같이 반도체 기판(1) 상에, 횡형 PNP 바이폴라 트랜지스터(60)를 이용한 다이오드 소자를 형성한다.
P+층, N+층, N웰층, 애노드 배선, 캐소드 배선, 전극층, 횡형 바이폴라 트랜지스터

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 평면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 전류 효율을 설명하는 그래프.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 전류 효율을 설명하는 그래프.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 전류 효율을 설명하는 그래프.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 평면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 전류 효율을 도시하는 그래프.
도 9는 본 발명의 다른 실시예의 반도체 장치를 설명하는 단면도.
도 10은 종래의 반도체 장치를 설명하는 평면도.
도 11은 종래의 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100 : P형 반도체 기판
2, 101 : N웰층
3a : 제1 소자 분리 절연막
3b : 제2 소자 분리 절연막
3c : 제3 소자 분리 절연막
4, 30, 103 : 제1 P+층
5 : 제2 P+층
6, 7 : P-층
8, 104 : 애노드 배선
9 : 게이트 절연막
10, 31 : 전극층
11 : 사이드 월
12, 106 : 캐소드 배선
13, 105 : N+층
14 : 제3 P+층
20, 102a∼102c : 소자 분리 절연막
50, 70 : 횡형 바이폴라 트랜지스터
60, 110 : 기생 바이폴라 트랜지스터
Anode : 애노드 전극
Cathode : 캐소드 전극
[특허 문헌1] 일본 특개 2002-198436호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히 기생 전류를 방지하는 다이오드에 관한 것이다.
종래부터 반도체 기판 상에 다이오드 소자를 형성하는 것이 일반적으로 행해지고 있다. 다이오드는, 단순한 저항으로서 혹은 일정 전압을 얻기 위한 정전압 회로의 일부로서 등 폭넓게 이용되고 있다.
반도체 기판에 형성된 종래의 다이오드 소자에 대해서 도면을 참조하면서 설명한다. 도 10은 종래의 다이오드 소자를 도시하는 평면도이고, 도 11은 그 X-X선을 따라 취한 단면도이다. 또한, 도 10에서는, 도 11에 따른 애노드 배선(104) 및 캐소드 배선(105)의 도시를 생략한다.
P형 반도체 기판(100) 내에 N형 불순물로 이루어지는 N웰층(101)이 형성되어 있다. 그리고, P형 반도체 기판(100)과 N웰층(101)의 경계, 및 N웰층(101)의 소정영역 상에는 LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법에 의한 소자 분리 절연막(102a, 102b, 102c)이 환상으로 형성되어 있다.
또한, 소자 분리 절연막(102a)으로 둘러싸인 N웰층(101) 상에는 P형 불순물 로 이루어지는 P+층(103)이 형성되어 있다. P+층(103)은 애노드 배선(104)을 통해서 애노드 전극 Anode와 접속되어, 다이오드 소자의 애노드 영역으로서 이용되고 있다.
또한, 소자 분리 절연막(102a)과 소자 분리 절연막(102b) 사이에 끼워진 N웰층(101) 상에는 N형 불순물로 이루어지는 컨택트용의 N+층(105)이 형성되어 있다. N+층(105)은 캐소드 배선(106)을 통해서 캐소드 전극 Cathode와 접속되어, 다이오드 소자의 캐소드 영역으로서 이용되고 있다.
또한, 소자 분리 절연막(102b)의 외측의 반도체 기판(100)의 표면 상에는 P형 불순물로 이루어지는 P+층(107)이 형성되어 있다. 반도체 기판(100)은 P+층(107)을 개재하여 접지되어 있다.
전술한 기술에 관련되는 기술은, 예를 들면 상기의 특허 문헌에 기재되어 있다.
그러나, 전술한 다이오드 소자에 순방향 전압을 인가하여 전류를 흘리면 도 11에 도시한 바와 같이 P+층(103)이 에미터 영역, N웰층(101)이 베이스 영역, P형 반도체 기판(100)이 콜렉터 영역으로서 종형의 기생 바이폴라 트랜지스터(110)가 온하여, 반도체 기판(100)에 누설 전류가 흐르게 된다고 하는 문제가 있었다. 그리고, 이 문제에 의해 저소비 전류를 실현할 수 없는 것이나, 원하는 집적 회로(예를 들면, 정전압 회로)를 실현할 수 없는 것 등의 다양한 문제가 발생하였다.
따라서, 본 발명은 반도체 기판에의 누설 전류를 저감하여, 순방향 전류 능 력을 향상시키는 다이오드 소자를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치는, 반도체 기판 상에 다이오드 소자를 구비한 반도체 장치로서, 상기 반도체 기판 상에 형성되며, 상기 다이오드 소자의 캐소드 전극과 접속된 제1 도전형의 웰층과, 상기 다이오드 소자의 애노드 전극과 접속되며, 상기 웰층 내에 형성된 제2 도전형의 제1 불순물층과, 상기 다이오드 소자의 캐소드 전극과 접속되며, 상기 웰층 내에 상기 제1 불순물층과 이격하여 형성된 제2 도전형의 제2 불순물층을 구비하고, 상기 제1 불순물층, 상기 웰층, 및 상기 제2 불순물층으로 횡형 바이폴라 트랜지스터를 구성한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 제1 불순물층과 상기 제2 불순물층 사이의 상기 웰층 상에 절연막을 개재하여 전극층이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 제1 불순물층과 상기 제2 불순물층 사이의 상기 웰층 상에 소자 분리 절연막을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 웰층이 레트로그레이드(retrograde)형의 웰층인 것을 특징으로 한다. 또한, 여기서 말하는 레트로그레이드형이란 그 표면측으로부터 기판의 깊이 방향으로 농도가 높게 되어 있는 것이다.
<실시예>
다음으로, 본 발명의 제1 실시예에 대해서 도면을 참조하면서 설명한다. 도 1은 제1 실시예에 따른 다이오드 소자를 갖는 반도체 장치의 구조를 도시하는 평면도이고, 도 2은 그 Y-Y선을 따라 취한 단면도이다. 또한, 도 1에서는 도 2에 따른 애노드 배선(8)과 캐소드 배선(12)의 도시를 생략한다.
P형 반도체 기판(1) 내에 N형 불순물로 이루어지는 N웰층(2)이 예를 들면 1㎛의 깊이로 형성되어 있다. N웰층(2)은 P형 반도체 기판(1)의 주면에 N형 불순물로서 예를 들면 인(P) 이온을 가속 전압 1000KeV, 주입량 5×1012/㎠의 조건, 가속 전압 450KeV, 주입량 5×1012/㎠의 조건, 가속 전압 160KeV, 주입량 4.5×1012/㎠의 조건이라는 각 조건마다 이온 주입을 행하여, 깊이 방향에서 농도를 변화시키고 있다. 즉, 본 실시예의 N웰층(2)은 기판의 표면측보다도 깊은 부분쪽이 농도가 높게 되어 있는 소위 레트로그레이드형의 웰층이다. 또한, 본 실시예에서는 수회로 나누어 이온 주입을 행하고 있지만 1번의 이온 주입에 의해 N웰층을 형성하여도 되고, 또한 레트로그레이드형이 아니어도 된다.
또한, 이들 이온 주입 후, 임계값(Vt) 조정용의 이온 주입을 행할 수도 있다. 임계값 조정용의 이온 주입은, 예를 들면 비소(As) 이온을 가속 전압 60KeV, 주입량 2.3×1012/㎠의 조건에서 행한다.
그리고, N웰층(2)의 소정 영역 상, P형 반도체 기판(1)과 N웰층(2)의 경계, 및 N웰층(2)의 외측의 반도체 기판(1) 표면 상에는 소자 분리 절연막(3a, 3b, 3c)(예를 들면, 실리콘 산화막)이 각각 환상으로 형성되어 있다. 소자 분리 절연 막(3a, 3b, 3c)은 공지의 LOCOS법이나 STI법에 의해 형성된다. 또한，STI법은 LOCOS법에 비해 분리 폭을 좁게 할 수 있고, 또한 분리 깊이를 깊게 할 수 있으므로, 반도체 장치의 고집적화나 분리 능력의 향상을 도모하는 관점에서는 STI법을 이용하는 것이 바람직하다. 이후, 소자 분리 절연막(3a)을 제1 소자 분리 절연막, 소자 분리 절연막(3b)을 제2 소자 분리 절연막, 참조 부호 3c를 제3 소자 분리 절연막이라고 한다.
제1 소자 분리 절연막(3a)으로 둘러싸인 N웰층(2) 상에는 P형 불순물로 이루어지는 제1 P+층(4)과, 이 제1 P+층(4)과 이격하여 형성된 제2 P+층(5)이 형성되어 있다. 이격 거리는 예를 들면 약 0.3㎛이다. 제1 및 제2 P+층(4, 5)은 예를 들면 후술하는 전극층(10) 혹은 전극층(10)의 측벽에 형성된 사이드 월(11)을 마스크로서 이용하여, P형 불순물로서 붕소(B) 이온을 가속 전압 10KeV, 주입량 5×1015/㎠의 조건에서 이온 주입함으로써 형성된다.
또한, 제1 및 제2 P+층(4, 5)과 인접하여 저농도의 P-층(6, 7)이 각각 형성되어, 소위 LDD(Lightly Doped Drain) 구조가 형성되어 있다. 이들 P-층(6, 7)은 후술하는 전극층(10)을 마스크로서 이용하여, P형 불순물로서 이불화 붕소(BF2) 이온을 가속 전압 10KeV, 주입량 7×1013/㎠의 조건에서 이온 주입함으로써 형성된다. 또한，LDD 구조를 형성하지 않는 경우, 해당 이온 주입은 불필요하다.
제1 P+층(4)은 애노드 배선(8)을 통해서 애노드 전극(Anode)과 전기적으로 접속되어, 애노드 영역으로서 이용되고 있다. 또한, 본 실시예에서는 제1 P+층(4) 이 N웰층(2) 상에 섬 형상으로 형성되어 있다.
그리고, 제2 P+층(5)은 제1 P+층(4)과 이격하고, 제1 P+층(4)을 둘러싸도록 하여 환상으로 형성되어 있다. 또한, 제2 P+층(5)은 캐소드 배선(12)을 통해서 캐소드 전극(Cathode)과 접속되어 있다.
또한, 제1 P+층(4)과 제2 P+층(5) 사이의 N웰층(2) 상에는 실리콘 산화막 등의 게이트 절연막(9)이 형성되고, 해당 게이트 절연막(9)을 개재하여 예를 들면 폴리실리콘층 등으로 이루어지는 전극층(10)이 제1 P+층(4)을 둘러싸도록 하여 환상으로 형성되어 있다. 또한, 전극층(10)의 측벽에는 사이드 월(11)이 형성되어 있다. 이 사이드 월(11)은 예를 들면 CVD법에 의해 실리콘 산화막이나 실리콘 질화막을 퇴적하고, 해당 막을 에치백함으로써 형성할 수 있다.
또한, 전극층(10)은 캐소드 배선(12)을 통해서 캐소드 전극(Cathode)과 접속되어 있다. 또한, 전극층(10)의 폭은 전술한 제1 P+층(4)과 제2 P+층(5)의 이격 거리와 거의 동일하며 예를 들면 0.3㎛이다.
이와 같이 본 실시예에서는 제1 P+층(4)을 에미터 영역, N웰층(2)을 베이스 영역, 제2 P+층을 콜렉터 영역으로 하는 횡형 바이폴라 트랜지스터(50)가 형성되어 있다. 또한, 해당 베이스 영역은 더 상세하게 설명하면, N웰층(2)으로서 제1 P+층(4)과 제2 P+층(5) 사이의 영역이다.
또한, 제1 소자 분리 절연막(3a)과 제2 소자 분리 절연막(3b) 사이에 끼워진 N웰층(2) 표면에는 N형 불순물로 이루어지는 컨택트용의 N+층(13)이 형성되어 있다. 이 N+층(13)은 N형 불순물로서 예를 들면 비소(As) 이온을 가속 전압 50KeV, 주입량 6×1015/㎠의 조건에서 이온 주입함으로써 형성된다. N+층(13)은 캐소드 배선(12)을 통해서 캐소드 전극과 접속되어 있다. 이와 같이 본 실시예에서는, 제1 P+층(4)과 N층(N웰층(2) 및 N+층(13))에서 PN 접합에 의해 다이오드가 형성되어 있다.
또한, 제2 소자 분리 절연막(3b)과 제3 소자 분리 절연막(3c) 사이에서의 반도체 기판(1) 표면에는 P형 불순물로 이루어지는 제3 P+층(14)이 형성되어 있다. 반도체 기판(1)은 제3 P+층(14)을 개재하여 접지되어 있다. 또한，P+층(14)은 제1 및 제2 P+층(4, 5)과 동일 공정에서 형성할 수 있다.
이와 같이 제1 실시예에서는, 횡형 PNP 바이폴라 트랜지스터를 이용한 다이오드 소자가 형성되어 있다.
다음으로, 제1 실시예에 따른 반도체 장치의 구조(이하, 제1 구조라고 함)의 전류 효율에 대해서 구체예를 들어 설명한다. 여기서, 전류 효율=캐소드 출력 전류(암페어)÷애노드 입력 전류(암페어)×100이다. 또한, 전류 손실=(애노드 입력 전류-캐소드 출력 전류)÷애노드 입력 전류×100이다. 또한，이하의 측정 결과의 그래프의 횡축에서의 1.E-0n[A]는, 1×10-n[A]를 의미한다. 또한, 전류 효율의 측정은 Agilent 4156C(애질런트 테크놀로지(주))를 이용하여 행하였다.
도 3에서, 사각(■)의 플롯을 연결한 선은, 제1 구조에서 전극층(10)의 폭(게이트 폭=GL)이 0.3㎛인 경우의 제1 구조로서, 각 애노드 입력 전류를 흘린 경우의 전류 효율을 나타낸 것이다. 또한, 동그라미(●)의 플롯을 연결한 선은 도 10 및 도 11에서 도시한 종래 구조의 전류 효율을 나타내고 있다.
이 도면으로부터 명백해지는 바와 같이 금회 측정한 모든 범위(애노드 입력 전류가 1×10-8∼1×10-1[A])에서, 제1 구조쪽이 종래 구조에 비해 전류 효율이 높은 것을 알 수 있다. 특히 1×10-4[A]보다도 낮은 범위에서는, 종래 구조의 전류 효율이 약 20%인데 대해서, 제1 구조에서는 거의 100%에 가까워, 제1 구조의 전류 효율이 비약적으로 높다.
이와 같이, 종래 구조에 비해 전류 효율이 비약적으로 상승하는 것은 제1 구조에 형성된 횡형 바이폴라 트랜지스터(50)에 의한 것으로 생각된다. 즉, 도 2에 도시한 바와 같이, 제1 구조에서의 횡형 바이폴라 트랜지스터(50)의 작용에 의해, 기생 바이폴라 트랜지스터(60)의 작용은 억제되어, P형 반도체 기판(1)측에 종래 흐르고 있었던 누설 전류를 캐소드측으로 흘리는 것이 가능하다.
다음으로, 전극층(10)의 폭을 변화시킨 경우에 대한 측정 결과를 개시하고, 전류 효율과 횡형 바이폴라 트랜지스터(50)의 게이트 폭(GL)의 관계를 설명한다. 도 4는 제1 구조에서의 전극층(10)의 폭(GL)의 길이를 0.28㎛, 0.30㎛, 0.34㎛, 0.54㎛, 0.74㎛의 각각의 값으로 한 경우의 전류 효율과, 종래 구조의 전류 효율을 도시하고 있다. 그리고, 도 4의 (b)는 도 4의 (a)의 영역 R에서의 부분 확대도이다.
도 4의 (a), (b)로부터 명백해지는 바와 같이, 전극층(10)의 폭(GL)을 짧게 하면 할수록, 횡형 바이폴라 트랜지스터(50)의 전류 증폭율을 향상시켜, 보다 큰 애노드 입력 전류에 대해서도 높은 전류 효율을 유지할 수 있는 것을 알 수 있다. 따라서, 전류 효율을 올리는 관점에서, 횡형 바이폴라 트랜지스터(50)의 게이트 폭을 가능한 한 짧게 하는 것이 바람직하다.
또한, 도 3, 도 4의 (a), (b)에 도시한 바와 같이 제1 구조에서 애노드 입력 전류를 크게 해 가면 1×10-4(A)를 초과하고 나서 전류 효율이 서서히 감소하고, 다시 크게 해 가면 전류 효율이 서서히 상승해 간다. 또한, 종래 구조에서는 애노드 입력 전류가 1×10-4를 초과한 범위에서 서서히 전류 효율이 상승하고 있다. 이들 현상의 상세한 메카니즘에 대해서는 불명료하다.
다음으로, 전극층을 캐소드 배선에 접속한 경우(이하, 캐소드 접속)와, 애노드 배선에 접속한 경우(이하, 애노드 접속)의 각각의 전류 효율에 대해서 설명한다. 도 5의 (a)는 상기 제1 구조와 마찬가지의 구성의 전극층을 캐소드 접속한 경우의 전류 효율(A) 및 전류 손실(B)을 도시하고, 도 5의 (b)는 그것과 동일한 장치의 전극층을 애노드 접속한 경우의 전류 효율(C) 및 전류 손실(D)을 도시하고 있다.
이들 측정 결과로부터, 캐소드 접속쪽이 애노드 접속보다도 전류 효율이 높은 것을 알 수 있다. 애노드 접속쪽이 전류 효율이 낮은 것은, 애노드 접속하면 전극층 아래가 축적 상태로 되어 전자가 모여, 횡형 바이폴라 트랜지스터(50)의 전류 증폭율(hFE)이 낮아지게 되기 때문에 캐소드 접속보다도 전류 효율이 떨어진다고 생각된다. 그 때문에, 전류 효율을 올리는 관점에서는, 전극층을 본 실시예와 같이 캐소드 접속하는 것이 바람직하다. 또한, 어떠한 접속의 경우도 종래 구조와 비교하면 전류 효율은 높았다.
또한, 전류 효율을 올리는 관점에서, N웰층(2)의 농도를 표면측으로부터 깊이 방향으로 높게 되는 레트로그레이드형으로 구성하는 것이 바람직하다고 생각된다. 이러한 구성에 따르면, 기판 표면측은 깊은 개소에 비해 전류 증폭율이 높아진다. 그 때문에, 횡형 바이폴라 트랜지스터(50)의 전류 증폭율을 향상시키고, 반대로 기생 바이폴라 트랜지스터(60)의 전류 증폭율을 억제할 수 있다고 생각되어진다.
다음으로, 본 발명의 제2 실시예에 대해서 도면을 참조하면서 설명한다. 도 6은 제2 실시예에 따른 다이오드 소자를 갖는 반도체 장치의 구조(이하, 제2 구조라고 함)를 도시하는 평면도이고, 도 7은 그 Z-Z선을 따라 취한 단면도이다. 또한, 제1 실시예와 마찬가지의 구성에 대해서는 동일 부호를 이용하고, 그 설명을 생략한다. 또한, 도시는 생략하지만, 필요에 따라서 제1 및 제2 P+층(4, 5) 내에 제1 실시예의 P-층(6, 7)과 마찬가지로 저농도의 이온 주입을 행한다.
횡형 바이폴라 트랜지스터를 형성한 구성은 제1 실시예와 마찬가지이지만, 제2 실시예에서는, 도 6 및 도 7에 도시한 바와 같이 소자 분리 절연막(20)에 의해 제1 P+층(4)과 제2 P+층(5)을 분리하고, 해당 소자 분리 절연막(20)의 하방을 개재하여 횡형 PNP 바이폴라 트랜지스터(70)를 구성한 점이 특징이다.
소자 분리 절연막(20)은 공지의 LOCOS법이나 STI법에 의해 형성되지만, 분리 폭을 짧게 하여 해당 횡형 PNP 바이폴라 트랜지스터의 전류 구동 능력을 올리는 관 점에서 STI법에 의한 절연막(트렌치 절연막)쪽이 바람직하다. 소자 분리 절연막(20)의 막 두께는 예를 들면 0.3㎛이며, 그 폭은 예를 들면 0.3㎛이다.
이와 같이 제2 구조에서는, 소자 분리 절연막(20)이 제1 P+층(4)과 제2 P+층(5) 사이에 배치된 횡형 PNP 바이폴라 트랜지스터를 이용한 다이오드 소자가 형성되어 있다.
다음으로, 제2 구조의 전류 효율에 대해서 구체예를 들어 설명한다. 도 8에서, 가새표(×)의 플롯을 연결한 선은, 소자 분리 절연막(20)의 폭이 0.3㎛인 경우의 제2 구조로서, 각 애노드 입력 전류를 흘린 경우의 전류 효율을 나타낸 것이다. 또한, 동그라미(●)의 플롯을 연결한 선은 도 10 및 도 11에서 설명한 종래 구조의 전류 효율을 나타내고 있다.
이 도면으로부터 명백해지는 바와 같이 측정한 모든 범위(애노드 입력 전류가 1×10-8∼1×10-1[A])에서, 제2 구조쪽이 종래 구조에 비해 전류 효율이 약 20퍼센트 정도 높은 것을 알 수 있다.
또한, 도 8에 도시한 바와 같이 제2 구조에서 애노드 입력 전류를 크게 해 가면 1×10-4[A]를 초과하는 부근부터 전류 효율이 서서히 상승해 간다. 또한, 종래 구조에서는 애노드 입력 전류를 1×10-4[A]를 초과한 범위에서 서서히 전류 효율이 상승하고 있다. 이들 현상의 상세한 메카니즘에 대해서는 불명료하지만, 1×10-1[A]보다도 높은 범위에서도 제2 구조쪽이 종래 구조보다도 전류 효율이 높을 것이 예측된다.
또한, 제2 구조는 제1 P+층(4)과 제2 P+층(5) 사이에 소자 분리 절연막(20)이 형성되어 있기 때문에, 제1 구조에 비해 내압의 효과가 높다. 따라서, 애노드(제1 P+층(4))측에 도 2에서 도시한 게이트 절연막(9)의 내압 이상의 전압이 인가되는 것이면, 제2 구조가 바람직하다.
이와 같이 횡형 바이폴라 트랜지스터를 제1 및 제2 실시예와 같이 형성함으로써 종형의 기생 바이폴라 트랜지스터에 의한 기생 전류를 저감시켜, 순방향 전류 능력을 향상시킬 수 있다. 따라서, 이러한 반도체 장치를 이용함으로써 저소비 전류를 실현하고, 원하는 특성을 가진 집적 회로를 실현하는 것이 가능하게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는 제1 P+층(4)이 N웰층(2) 상에 하나의 섬 형상으로 형성되어 있었지만, 도 9에 도시한 바와 같이 2개의 섬 형상으로 형성되고(제1 P+층(30)), 각각의 제1 P+층(30)을 둘러싸도록 전극층(31)이 형성되어 있어도 되어, 다양한 디자인이 가능하다. 또한, 제1 실시예에서는 사이드 월(11)을 형성하고 LDD 구조를 갖고 있었지만, 동일 반도체 기판 상에 형성되는 다른 소자에 따라서 사이드 월(11)이나 LDD 구조를 형성시키지 않아도 된다. 또한, 상기 실시예에서는 P형 반도체 기판으로 이루어지는 반도체 장치에 대해서 설명하였지만, N형 반도체 기판으로 이루어지는 반도체 장치에 본 발명을 적용하는 것이어도 된다.
본 발명의 반도체 장치에서는, 횡형 바이폴라 트랜지스터를 새롭게 형성한 구조를 하고 있다. 이러한 구조에 따르면, 종형의 기생 바이폴라 트랜지스터에 의해 기판측에 흐르는 전류를 저감하여, 애노드로부터 캐소드로의 전류 효율을 비약적으로 향상시키는 것이 가능하게 된다.

Claims (8)

  1. 반도체 기판 상에 다이오드 소자를 구비한 반도체 장치로서,
    상기 반도체 기판 상에 형성되며, 상기 다이오드 소자의 캐소드 전극과 접속된 제1 도전형의 웰층과,
    상기 다이오드 소자의 애노드 전극과 접속되며, 상기 웰층 내에 형성된 제2 도전형의 제1 불순물층과,
    상기 다이오드 소자의 캐소드 전극과 접속되며, 상기 웰층 내에 상기 제1 불순물층과 이격하여 형성된 제2 도전형의 제2 불순물층
    을 구비하고,
    상기 제1 불순물층, 상기 웰층, 및 상기 제2 불순물층으로 횡형 바이폴라 트랜지스터를 구성한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물층과 상기 제2 불순물층 사이의 상기 웰층 상에 절연막을 개재하여 전극층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 전극층은, 상기 캐소드 전극과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 전극층은, 상기 애노드 전극과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 불순물층과 상기 제2 불순물층 사이의 상기 웰층 상에 소자 분리 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 소자 분리 절연막은 트렌치 절연막인 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 웰층에 형성된 제1 도전형의 제3 불순물층을 구비하고, 상기 제3 불순물층이 상기 캐소드 전극과 접속된 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 웰층은 레트로그레이드(retrograde)형의 웰층인 것을 특징으로 하는 반도체 장치.
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