JP2013524397A - 選択的／差動閾値電圧機能を含む不揮発性メモリ検知システム及び方法 - Google Patents

選択的／差動閾値電圧機能を含む不揮発性メモリ検知システム及び方法 Download PDF

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Abstract

差動閾値電圧を有するＭＯＳトランジスタを使用することにより選択的閾値電圧特性を提供するためのシステム及び方法が開示される。１つの例示的な実施形態において、ソース領域、ドレイン領域、及びこれらの間にあるチャンネル領域を有する半導体材料の基板と、チャンネル領域の上の絶縁層と、該絶縁層のゲート部分とを備える金属酸化物半導体デバイスが提供される。その上、該デバイスに関して、絶縁層の形状及び／又は接合領域の形状又は注入は、ゲート−ドレイン接合部とゲート−ソース接合部との間で変動する寸法のものであり、これらの間に差動閾値電圧を提供するようにする。
【選択図】図２

Description

本発明は、ＭＯＳ回路の閾値電圧特性に関し、より詳細には、フラッシュメモリアレイにおけるような、ＭＯＳデバイスの差動閾値電圧条件に関連する検知システム及び方法に関する。
従来のＭＯＳシステム及び回路は、指定閾値電圧及び飽和特性によって特徴付けられるＭＯＳデバイスを使用することが多い。更に、アレイ検知回路、パワーオン回路、コンパレータ、比率関連ラッチ回路、バッファ駆動回路、及び他の回路に関連するような、一部のアナログ信号処理システムは、マージン増強、ビットライン／漏洩制御の向上、その他のような要求があることが多く、これらはそれぞれのＭＯＳデバイス特性と密接に関連している。例えば、フラッシュメモリでは、検知動作用の読み出し及び増幅回路は、関連トランジスタノード上で又は当該ノード上に存在する所望の範囲全体にわたって線形動作を維持するこのような閾値電圧特性の関数として作動することができる。
更に、多くの既存のアナログフラッシュメモリシステムは、満足できない動作点及びマージンによって特徴付けられるＭＯＳ回路を含む。
要約すると、差動閾値電圧特性、電圧動作マージン又は他の電圧条件の改善を提供すること、及び／又は処理能力をより堅牢にすることによって、十分な動作条件を提供できる検知システム及び方法に対する必要性がある。
本明細書で記載される発明による検知システム及び方法は、差動閾値電圧を有するＭＯＳデバイスによる選択的閾値電圧特性を提供することに関する。
１つの例示的な実施形態において、ソース領域、ドレイン領域、及びこれらの間にあるチャンネル領域を有する半導体材料の基板と、チャンネル領域の上の絶縁層と、該絶縁層のゲート部分とを備える金属酸化物半導体デバイスが提供される。その上、該デバイスに関して、絶縁層の形状及び／又は接合領域の形状又は注入は、ゲート−ドレイン接合部とゲート−ソース接合部との間で変動する寸法のものであり、これらの間に差動閾値電圧を提供するようにする。
前述の概要及び以下の詳細な説明は共に例証で説明のためのものであり、請求項に記載された本発明を限定するものではない点を理解されたい。本明細書で記載されるものに加えて、更なる特徴要素及び／又は変形形態を提供することができる。例えば、本発明は、開示される特徴要素の種々の組み合わせ及び部分的組み合わせ、及び／又は詳細な説明において以下で開示される複数の更なる特徴要素の組み合わせ及び部分的組み合わせを対象とすることができる。
本明細書の一部を構成する添付図面は、本発明の種々の実施形態及び態様を例証しており、本明細書と共に本発明の原理を説明する。
従来の検知システムの概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムの性能特徴要素／特性を示すグラフである。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムの性能特徴要素／特性を示すグラフである。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なシステムを示す概略図である。 本発明に関連する特定の態様による、例示的なデバイスの透視図（側面図）である。 本発明に関連する特定の態様による、例示的なデバイスの性能特徴要素／特性を示すグラフである。 本発明に関連する特定の態様による、例示的なデバイスの透視図（側面図）である。 本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図及び側面図）である。 本発明に関連する特定の態様による、例示的なデバイスの性能特徴要素／特性を示すグラフである。 本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図）である。 本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図）である。 本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図）である。
ここで本発明を詳細に参照し、その実施例が添付図面に示されている。以下の明細書において記載された実施構成は、請求項に記載された本発明による全ての実施構成を提示するものではない。むしろ、これら実施構成は、本発明に関連する特定の態様による一部の実施例に過ぎない。可能な限り、同じ要素を示すために図面全体を通じて同じ参照符号が使用される。フラッシュメモリシステム及び方法の状況では、多くの関連する回路が閾値電圧条件の影響を受ける構成により実施される。このような構成の実施例は、とりわけ、差動検知増幅器、パワーオン回路、差動コンパレータ、比率関連ラッチ回路、及びバッファ駆動回路である。これらの構成は、ＭＯＳトランジスタを含む様々な構成要素で実施することができ、このようなＭＯＳトランジスタの閾値条件を利用した様々なアナログ回路及び概念を含むことができる。このようなＭＯＳトランジスタの特定の機能に関して、基本構成及び例示的な製作の態様は当業者には公知である。このようなトランジスタ及び関連の製作要素の実施例には、米国特許第５，０４５，４８８号、第６，２５８，６４５号、及び第６，３２９，６８５号が挙げられ、これらは引用により全体が本明細書に組み込まれる。
図１は、従来のシステム１００のブロック図を示す。図１を参照すると、従来の検知システム１００は、基準カラム１３０、複数のデータカラム（例えば、カラムＯ １５０〜カラムＮ １７０）、及び複数のコンパレータ１５８、１７８などを備える。基準カラム１３０は、基準メモリセル１２６、ＭＯＳトランジスタ１１８（カスコードトランジスタ）、及びダイオード接続ＭＯＳトランジスタ１１４（プルアップ又は負荷トランジスタ）を備える。ビットラインＲＣ構成要素１２２は、ビットライン上の抵抗及びキャパシタンスを示すように図示されている。ｙｍｕｘ（例えば、ビットライン選択回路）は図示されておらず、これは、例えば、Ｎ：１ ｙｍｕｘ（すなわち、共に接続されたＮドレインと、個々のＮビットラインへのＮソースの接続部とを全て有する、数量ＮのＭＯＳトランジスタから構成される）とすることができ、ここでＮビットラインのうちの１つを選択することができ、例えば、Ｎ＝１６、６４、又は５１２である。一部の例示的な実施構成において、ｙｍｕｘは、トランジスタ１１８及びビットラインＲＣ構成要素１２２と直列にすることができ、ｙｍｕｘ ＭＯＳトランジスタのゲートは、デコーダ（図示せず）から復号することができる。基準カラム１３０では、通常は１つの基準セル１２６のみが存在し、よって選択する必要がないので、ｙｍｕｘは通常、ダミーゲート（そのゲートは常時オンであり、典型的にはＶＤＤに接続される）としてのみ機能する。トランジスタ１１８は、検知のためのカスコード機能を提供することができ、この意味は、トランジスタ１１８のゲートをバイアス電圧ｖｂｌｂｉａｓ（例えば、０．８〜１．４Ｖ）＋Ｖｔ（Ｖｔはトランジスタ１１８のＮＭＯＳ閾値電圧）で変調することによって、ソースが通常はこのバイアス電圧ｖｂｌｂｉａｓで調節されることを意味する。トランジスタ１１８のドレインは、検知に関する出力ノードであり、メモリセル１２６からのセル電流の大きさに応じて変わる。トランジスタ１１８のカスコード機能は、ＲＣ構成要素を検知ノード１５４から絶縁する働きをする。基準カラム１３０は、基準ライン上の電圧基準Ｖｒｅｆ１５４を提供し、これはコンパレータ１５８〜１７８の各々の第１入力に印加される。各データカラム１５０〜１７０は、データメモリセル、ＭＯＳトランジスタ、及びダイオード接続ＭＯＳトランジスタを備えることができる。別のビットラインＲＣ構成要素は、ビットライン上の抵抗及びキャパシタンスを表す。データカラム１５０〜１７０のｙｍｕｘは図示されていない。データカラム１５０〜１７０の各々は、それぞれのコンパレータ１５８〜１７８の第２入力に対するデータ出力電圧ＶOUT0〜ＶOUTNを提供し、対応するデータカラムに記憶されたデータを示す出力をコンパレータが提供するようにする。
従来の検知システム１００は、種々のＭＯＳトランジスタ（例えば、基準カラム１３０内のダイオード接続ＭＯＳトランジスタ１１４）から生じる挙動のような非最適な動作がある。その結果、飽和領域の負荷に起因した非線形動作のようなエラーにより、例えば、トランジスタ１１４のセル飽和電流（Ｉｃｅｌｌ−ｓａｔ）の出力信号（Ｖｏｕｔ）への所望の線形又は近線形変換を提供できなくなる可能性がある。このような欠点、並びに動的読み取りなどにおける高精度の性能に対する要求は、本明細書で記載される原理によるトランジスタ及び関連回路の動作パラメータに対して更に改善することの必要性につながる。
図２は、本発明に関連する特定の態様による差動ＭＯＳトランジスタを実施する例示的なシステム２００を示す概略図である。図２を参照すると、検知システム２００は、基準カラム２３０、複数のデータカラム（例えば、カラムＯ ２５０〜カラムＮ ２７０）、及び複数のコンパレータ２５８、２７８などを備える。基準カラム２３０は、基準メモリセル２２６と、差動閾値ＭＯＳトランジスタ２１８（例えば、カスコードトランジスタ）と、ＮＭＯＳ又はネイティブＮＭＯＳトランジスタとすることができるダイオード接続差動閾値ＭＯＳトランジスタ２１４（例えば、プルアップ、負荷トランジスタ、その他）とを備え、該ダイオード接続差動閾値ＭＯＳトランジスタ２１４は、そのゲート及びドレインが共に接続され、基準カラムに対する出力電圧ノード（例えば、基準）として機能する。ＲＣ構成要素２２２は、基準カラム上の抵抗及びキャパシタンスを示すように図示されている。基準カラム２３０に付随するｙｍｕｘは図示されていない。基準カラム２３０は、基準ライン上の電圧基準Ｖｒｅｆ２５４を提供し、これはコンパレータ２５８〜２７８の各々の第１入力に印加される。各データカラム２５０〜２７０は、データメモリセル２７４、２９４、ＭＯＳ（例えば、カスコード）トランジスタ２６６、２８６、及びダイオード接続差動閾値ＮＭＯＳ（例えば、プルアップ、負荷、その他）トランジスタ２６２、２８２を備え、そのゲート及びドレイン端子が共に接続され、それぞれのカラムに対する（例えば、データ）出力電圧ノードとして機能する。ビットラインＲＣ構成要素２７２、２９２も図示されており、ビットライン上の抵抗及びキャパシタンスを表す。データカラム２５０〜２７０のｙｍｕｘ、すなわち、ビットライン構成要素２７２、２９２及びメモリセル２７４、２９４からトランジスタ２６６、２８６それぞれへのカップリングは図示されていない。データカラム２５０〜２７０の各々は、それぞれのコンパレータ２５８〜２７８の第２出力へのデータ出力電圧ＶOUT0〜ＶOUTNを提供し、対応するデータカラムに記憶されたデータを示す出力をコンパレータが提供するようにする。
例示的なシステム２００の差動閾値ＭＯＳトランジスタ２１４、２６２、２８２は、ドレイン領域／構造とソース領域／構造との間の物理的又は電気物理的差違により、ソース領域両端の閾値電圧Ｖｔｎｓとは異なる、ドレイン領域両端の閾値電圧Ｖｔｎｄを生成するように製作されたトランジスタとすることができる（ここで、ＶｔｎはＮＭＯＳトランジスタの閾値電圧Ｖｔであり、Ｖｔｎｄはドレイン領域の両端のＮＭＯＳのＶｔであり、Ｖｔｎｓはソース領域両端のＮＭＯＳのＶｔである）。このようなデバイスを提供するのに使用される構造及び製作プロセスの例示的な一部の詳細は、図１１〜１７及び関連の明細書を参照して記載される。本発明の例示に戻ると、例示的な動作条件により、本発明には示されていない基準電圧（例えば、１３ボルト）をもたらすこともできる（例えば、閾値メモリセル２１４（又は２６２、２８２）＝０．１Ｖとすると、ＶＤＤ＝１．６Ｖ、ＶＴ＝０．１、ΔＶｇｓ（Ｉｄｓ）＝０．２、ＶＲＥＦ（又はＶＯＵＴ）＝１．６−０．３＝１．３ボルト）。しかしながら、特に図２の例示的な実施構成によれば、ＭＯＳ構造の物理的特性／構造は、電圧決定に伴う差動閾値電圧ＭＯＳデバイス２１４、２６２、２８２の閾値電圧／飽和特性を変更するよう製作することができる。従って、基準電圧に関しては、差動電圧ＭＯＳデバイス２１４は、改善された閾値電圧差、すなわち、典型的な構造（すなわち、Ｖｔｎｄ＝０．１ボルト、Ｖｔｎｓ＝０．１ボルト）に優る利点を与える、ドレイン閾値電圧Ｖｔｎｄ（例えば、０．１ボルト）及び対応するソース閾値電圧Ｖｔｎｓ（例えば、０．０ボルト）で製作することができる。このような差動閾値ＭＯＳデバイスを用いると、動作条件により、より広範な電圧範囲（例えば、ＶＲＥＦ（又はＶＯＵＴ）＝１．６−０．０−０．２＝１．４ボルト）について改善され、従って、範囲が０．１Ｖ改善される（拡大される）。一般にこのような本発明による恩恵を受けることができるＭＯＳ回路／デバイスは、限定ではないが、とりわけ、出力電圧値／レベルに寄与するＭＯＳトランジスタを有するもの、オフセットを調整するもの、及びノードにおいて小さな電圧振幅に基づいてオン／オフ状態間を遷移するものを含む。従って、Ｖｔｎｄ及び／又はＶｔｎｓのような異なる閾値電圧を設定する能力を可能にする本発明は、改善されたビットライン動作のような利点を可能にし、その別の実施例を以下で説明する。
図３Ａは、本発明に関連する特定の態様による、差動ＭＯＳトランジスタ及び／又はその他を実施する例示的なシステム３００を示す概略図である。図３Ａを参照すると、例示的な検知システム３００は、ゲート及びドレインが共に接続されて出力電圧ノードとして機能するようになった、（プルアップ又は負荷）ダイオード接続トランジスタ３１４（図２のＮＭＯＳトランジスタ２１４と同様に機能することができる）と、カスコード差動閾値トランジスタ３１８と、複数のメモリカラム３３０、３５０、３７０とを備えることができる。カスコードトランジスタ３１８は、以下のように差動閾値電圧から恩恵を受けることができる。カスコードとしてのトランジスタ３１８の機能を維持するために、ｖｄｓは、ｖｇｓからＶｔを差し引いたものよりも大きくなければならず（ｖｄｓ＞ｖｇｓ−Ｖｔ）、これ、動作条件が、トランジスタ３１８が飽和領域にあるようなものであることを意味する。例えば、Ｖｔ＝０．２Ｖ、ΔＶｇｓ（Ｉｄｓ）＝０．２、Ｖｓ（トランジスタ３１８のソースの電圧＝ビットライン電圧）＝０．６Ｖとすると、Ｖｇｓ＝Ｖｓ＋Ｖｔ＋ΔＶｇｓ（Ｉｄｓ）＝０．６＋０．２＋０．２＝１Ｖである。従って、Ｖｄｓ＞Ｖｇｓ−Ｖｔ＝１Ｖ−０．２Ｖ＝０．８Ｖである。例えば、Ｖｔｎｄ＝０．２Ｖ及びＶｔｎｓ＝０．１Ｖである差動閾値構成では、Ｖｇｓ ＝Ｖｓ＋Ｖｔｎｓ＋ｄｅｌａｔＶｇｓ（Ｉｄｓ）＝０．６＋０．１＋０．２＝０．９Ｖ、Ｖｄｓ＞Ｖｇｓ−Ｖｔｎｄ＝０．９Ｖ−０．２Ｖ＝０．７Ｖである。このため、トランジスタ３１８のドレイン電圧は、動作が依然として飽和条件である間は、０．１Ｖ未満で動作することができる。よって、動作電圧範囲が０．１Ｖより広範な範囲に改善される（拡大される）。各メモリカラムは、ｙｍｕｘ、ＲＣ構成要素、メモリセル、及び複数のｙｍｕｘトランジスタ３２０／３２４／３２８、３４０／３４４／３４８、３６０／３６４／３６８を備えることができる。このようなｙｍｕｘ回路を用いて、例えば、８ビットラインのうちから１つのビットラインを選択してカスコードトランジスタ３１８及び負荷トランジスタ３１４に接続することができる。ＲＣ構成要素３２２は、第１のビットライン上に抵抗及びキャパシタンスを表すように図示され、ｙｍｕｘ３２１に結合される。メモリセル３２６もまたＲＣ構成要素３２２に結合することができる。（本明細書で使用されるメモリカラムは、ｙｍｕｘ、ＲＣ要素、及びメモリセルのこのような組み合わせを指す。）更に、追加のＲＣ構成並びにメモリセルを他の７つのビットラインＢＬ［１：７］に接続することができる。差動（ドレインがより高い）閾値電圧を有する図３Ａに示した構成は、オン／オフ状態を有し、漏洩を低減し、すなわち、選択ビットラインからの電圧を検知回路を通して飽和又は通過させ、損失を最小限にすることができる。図３Ａを参照すると、例えば、第１の例示的なメモリカラム３３０が選択されると、差動閾値トランジスタ３２０、３２４は、線形動作になり、ビットライン（ビットライン０）からの電圧を検知回路に通過させることになる。更に、例示的なビットライン０が選択されない場合、トランジスタ３２８は、トランジスタ３２０と３２４の間のノードをプルアップし、トランジスタ３２０を逆バイアスにして遮断する。メモリカラム３３０、３５０〜３７０の各々は、データ出力信号を提供し、対応するメモリカラムに記憶されたデータを示す出力を提供できるようにする。
図３Ｂは、本発明に関連する特定の態様による、差動ＭＯＳトランジスタ及び／又はその他を実施する例示的なシステム３８０を示す概略図である。図３Ｂを参照すると、例示的な検知システム３８０は、ゲート及びドレインが共に接続されて出力電圧ノードとして機能するようになった、（例えば、プルアップ、負荷、その他）差動閾値ＰＭＯＳトランジスタ３８９と、カスコード差動閾値ＮＭＯＳトランジスタ３８８と、本明細書で記載されたものによる、複数の差動閾値ＮＭＯＳトランジスタ３８２、３８４、及び３８６と、を備えることができる。ここで、トランジスタ３８２、３８４、及び３８６は、例えば、８つのビットラインのうちから１つのビットラインを選択して（プルアップ、負荷）トランジスタ３８９に接続するのに使用されるｙｍｕｘ８：１の一部とすることができる。トランジスタ３８２、３８４、及び３８６は、それぞれのメモリカラムに属するｙｍｕｘ回路の一部とすることができ、各メモリカラムは、ｙｍｕｘのトランジスタ、ＲＣ要素、及びメモリセルを備える。第１のメモリカラムは、ＮＭＯＳトランジスタ３８２、ＲＣ要素３２２、及び図示のメモリセルを備える。他のメモリセルは、トランジスタ３８４及び３８６（ｙｍｕｘ回路の一部として）、ＲＣ要素（図示せず）、及びメモリセル（図示せず）を備える。更に、例示的なデータカラムは、トランジスタ３８９、カスコードトランジスタ３８８、及び上記に記載したような複数のメモリカラムを備えることができる。従って、図３Ｂのものによる検知システムは、ソース両端のより高い閾値電圧Ｖｔｓを利用して、例えば、図３Ａと同様の改善されたビットライン／漏洩制御、動作条件又は電圧のより広い範囲、及び／又はこのような閾値ベースの機能拡張など、革新的な機能を可能にすることができる。例えば、例示的なトランジスタ３８８（図３Ａのトランジスタ３１８と同様に機能することができる）及びトランジスタ３８９（図３Ａのトランジスタ３１４又は図２のトランジスタ２１４と同様に機能することができる）は、改善されたデータ出力ライン電圧を可能にし、例えば、より広範な動作電圧範囲に改善するようより高いＶｔｄを有することができ、トランジスタ３８２、３８４、３８６は、低漏洩で非選択ビットラインを遮断するよう高いＶｔｓを有することができる。更に、トランジスタ３８２、３８４、３８６は、遅延を少なくして電圧パス機能を増強するためにより低いドレイン閾値電圧を有することができる。
図４は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図４を参照すると、別の例示的な検知システムは、基準カラム４１０及び複数の出力カラム４４０、４６０から構成される差動検知増幅器４００を含むことができる。（この場合も図１及び２と同様に、関連するｙｍｕｘ回路は図示していない）。基準カラム４１０は、基準メモリセル４３２と、ゲート及びドレインが共に接続されて出力基準電圧ノードとして機能するようになった、ダイオード接続差動閾値ＰＭＯＳ（例えば、プルアップ、負荷、その他）トランジスタ４１２と、追加の基準カラム回路４２０と、を備えることができ、該基準カラム回路４２０は、例えば、少なくとも１つの差動閾値ＮＭＯＳ（例えば、カスコード）トランジスタ４２２と、基準カラム４１０又は回路４２０上で抵抗及びキャパシタンスを表すＲＣ構成要素４３０とを有するように特徴付けることができる。トランジスタ４１２及び４２２は、図３Ａのトランジスタ３１４及び３１８それぞれと同様に機能することができる。基準カラム４１０は、差動入力段４４０の入力に供給されるＲＥＦＯＵＴライン上の電圧基準４１６を設定する。差動入力段４４０の別の入力ＤＡＴＡＯＵＴ４５２は、データメモリセルを備えた基準カラム２１０と同様のデータカラム（図示せず）により提供される。出力カラムは、所望の出力を提供するために様々な増幅回路及び／又は増幅段を含み、これらは、図４に示す例示的なトランジスタ４４２、４４６、４４４、４４８、４５０、４５４、４５６のような、１つ又はそれ以上の差動閾値ＭＯＳ（ＰＭＯＳ／ＮＭＯＳ）トランジスタを含むことができる。出力カラムの各々は、対応するデータカラムに記憶されたデータを示す、ＳＡｏｕｔ、ＳＡｏｕｔｂ（例えば、４４７を参照）その他のような出力電圧を相応に増幅して提供することができる。この図において、このような例示的な差動閾値電圧ＭＯＳトランジスタの使用により、例えば、このようなトランジスタの閾値電圧全体を低下させることによってヘッドルーム（すなわち、トランジスタ４２２などに関連したもの）を改善することができる。従って、約０．２ボルト程度の閾値電圧を有する典型的なＮＭＯＳ構成において、閾値電圧全体を０．２から、例えば、およそ０．１〜０に低下させることにより性能を改善することができる。このような改善は、例えば、より高いドレイン閾値電圧４２４に固定させてソース閾値電圧４２６をオフセットさせ且つおよそ０．１〜０の全体有効閾値電圧を提供する、差動電圧ＮＭＯＳトランジスタ４２２を用いて、本明細書で記載される発明を利用することにより達成することができる。検知動作に関しては、トランジスタ４２２は、図２のトランジスタ２１８と同様にカスコードトランジスタとして機能することができ、よって、図３Ａのトランジスタ３１８のものと同様の差動閾値構成から恩恵を受けることができる。同様に、トランジスタ４１２の特徴要素（例えば、プルアップ、負荷、その他のトランジスタ）は、図２のトランジスタに一致するようにして実施することができ、動作条件を改善するためにＶｒｓよりも高いＶｔｄを有する（すなわち、およそ０．２ｖ）。同様に、入力ペア４４４及び４４８は、トランジスタ４２２のものと同様に用いることができる。トランジスタ４２２、４４６、４５４はまた、トランジスタ４１２のものと同様の手法で実施することができる。更に、トランジスタ４５０、４５６は、トランジスタ４２２のものと同様に実施することができる。このように、かかる特徴要素は、増幅回路の動作範囲の全体的な改善をもたらす。
図５は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図５を参照すると、２つの例示的な閾値電圧が示された構成５２０、５６０を示している。第１の構成５２０は、ソース閾値電圧Ｖｔｎｓ５３０の測定を可能にする例示的な構成を示している。これを行うために、第１の構成５２０は、電源５２４、入力信号制御要素、ドレイン５２８の両端がダイオード接続された差動閾値ＭＯＳトランジスタ５２２、及び接地に向かうシンク５２６を含むことができる。入力信号制御要素の制御及びドレイン及びゲートに同じ電圧を印加することによって、トランジスタ５２２の全体閾値電圧の測定によりソース閾値電圧Ｖｔｎｓの正確な測定を行うことができる。同様に、図５はまた、ドレイン閾値電圧Ｖｔｎｄ５６８の測定を可能にする第２の例示的な構成５６０を示している。これを行うために、第２の構成５６０は、電源５６４、入力信号制御要素、ソース５６８の両端がダイオード接続された差動閾値ＭＯＳトランジスタ５６２、及び接地に向かうシンク５６６を含むことができる。入力信号制御要素の制御及びドレイン及びゲートに同じ電圧を印加することによって、トランジスタ５６２の全体閾値電圧の測定によりドレイン閾値電圧Ｖｔｎｄ５７０の正確な測定を行うことができる。
図６は、本明細書で記載される発明に関連した特定の態様による例示的なシステムを示す概略図である。例えば、ドレイン領域６０８が、ソース６１０の閾値電圧Ｖｔｎｓよりも高いドレイン閾値電圧Ｖｔｎｄを有する、差動閾値ＭＯＳトランジスタ６１２を含む差動パスゲート回路６００を示している。このような構成は、例えば、高電圧（高電圧は、ドレイン誘起障壁を下げることにより高Ｖｔを効果的に低下させるようになる）を通過させた場合の利点をもたらすと共に、高Ｖｔ領域が存在することに起因してより効果的な遮断を可能にする。
図７は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図７を参照すると、複数の差動閾値ＭＯＳトランジスタ７０４、７３４、７４４及び出力ノード７４６Ｖｔｒｉｐを含むパワーオンリセットシステム７００が示されている。従来のパワーオンリセットシステムは、パワーオン出力Ｖｔｒｉｐレベルが、例えば、回路を網羅するトランジスタ（すなわち、従来の回路ではダイオード接続されることになるトランジスタ７０４及びトランジスタ７４４に相当するトランジスタ）の閾値電圧の総和以上でなければならないので、低ＶＤＤにおいてはこのパワーオン出力Ｖｔｒｉｐレベルが高すぎるといった欠点を有する場合が多い。しかしながら、本明細書で記載される発明による態様によれば、差動閾値電圧ＭＯＳトランジスタ７０４、７３４、７４４を利用して、出力Ｖｔｒｉｐを改善された動作マージン内に操作することができる。例えば、第１の差動トランジスタ７０４（動作時に線形領域にあり、ダイオード接続されていない）は、より高いソース閾値電圧７１４で設定することができ、出力トランジスタ７３４、７４４のペアはまた、それぞれのドレイン閾値電圧の１又は両方よりも、或いは、従来の対応するパワーオンシステムにおける同等の（標準的なロジックの）トランジスタよりも高く設定されたソース閾値電圧７３８、７４８を含むことができる。このような構成により、高出力点（図８のＶｔｒｉｐｈ７６６）が、第１トランジスタ７０４の閾値電圧Ｖｔｐよりも高く、或いは、パワーオンリセット機能を作動させるために出力７４６と接地間の出力トランジスタ７４４の現在よりも高いソース閾値７４８にわたる閾値電圧よりも高くすることだけが必要となるので、出力Ｖｔｒｉｐの上側範囲にてより低い「オン」値を達成可能になる。換言すると、従って、この出力に寄与するトランジスタの高いソース閾値電圧７１４、７４８を使用することによって動作範囲が改善される。このようにして、パワーオンリセットは、閾値電圧の総和ではなく、このようなトランジスタに伴う最も高い閾値電圧で容易に作動することができる。別の例示的な実施構成において、このようなシステム７００は、ＰＯＲをイネーブル又はディスエーブルにする（すなわち、試験する）ためにＮＡＮＤゲートと論理積（ＡＮＤ）演算して、グリッチを阻止する、（レジスタビット又はコマンドなどによって）ＰＯＲトリップ点よりも低い値での読み込みを可能にする、などを行うことができる。
図７Ｂは、本発明に関連する特定の態様に従った図７の例示的なシステムによる性能特性を示すグラフである。図７Ｂを参照すると、ＰＯＲ Ｖｔｒｉｐｈ７６６の高出力点における例示的な変動を示すために、ＶＤＤ電圧７６２の範囲に対してグラフ化されたパワーオンリセット（ＰＯＲ）レベル７６８が図示されている。本明細書で記載される発明の利点が無ければ、２つの閾値電圧の総和としてのＶｔｒｉｐｈは、低いＶＤＤ（すなわち、ＶＤＤがＶｔｒｉｐｈ７６６に近いので）で回路が適切に動作するには高すぎることになる。しかしながら、本発明により、何れかのトランジスタがオンであるときにＶｔｒｉｐｈがそのリセット動作を行うことが可能になる。従って、Ｖｔｒｉｐｈは、２つの閾値電圧の高い方で作動することができ、例えば、低いＶＤＤで動作マージンを改善することができる。この機能は、差動閾値ＭＯＳトランジスタにより達成することができる。他の実施構成において、物理的寸法は、寸法上の変化又は作用から生じる高い閾値電圧に起因して（短チャンネル効果、短幅効果、逆幅効果、リソグラフィー関連効果、十分な近接効果、ＯＤ（ソース／ドレイン拡散寸法）、その他などに起因して）、より高いトリップ点電圧を達成するよう構成することができる。これは、例えば、関連するトランジスタ（ここではトランジスタ７０４及び７４４など）の閾値電圧対幅、チャンネル長、又はＯＤ（ソース／ドレイン拡散寸法）など、ピーク値付近で異なる寸法（幅及び長さ）をサンプリングすることにより達成することができる。
図８Ａ及び８Ｂは、図７Ａ及び７Ｂと同様であるが、このような回路において異なる場所で閾値電圧が変化した異なる態様（ソース及び／又はドレイン）を反映した別の例示的な回路／システムの概略図とグラフを示す図である。
図９は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図９を参照すると、ＭＯＳデバイスの差動ペア９２０、９４０を含むシステム９００が開示される。出力デバイス９４０が本明細書で記載される発明による１つ又はそれ以上の低閾値電圧トランジスタを用いて実施される場合に改善された動作を達成することができる。特定の例示的な態様によれば、低閾値電圧トランジスタ９４０は、異なる長さを有するトランジスタの少なくとも２つ又はそれ以上を備えた複数のＭＯＳトランジスタにより実施することができる。例えば、出力デバイス９４０は、各々が異なる長さ（例えば、５／０．３、５／０．３５、５／０．４など）を備えた、図１６に示すような３つのＭＯＳトランジスタ部分構成要素と共に実施することができる。追加の態様を異なる幅により実施することができ、更に別の態様は、上記に記載したような差動閾値トランジスタにより実施することができる。別の態様によれば、出力デバイスはまた、出力デバイス９４０にとって望ましい低い閾値電圧パラメータを実現するため、以下で記載するような複合デバイスで実施することができる。このような例示的な実施構成はまた、差動ペアのオフセットを最小限にするためソース両端の閾値電圧を平均化することによる全体の利点を有する。
図１０Ａ及び１０Ｂは、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図１０Ａを参照すると、複数のトランジスタ１０１２、１０１４、１０１８と、第１回路１０２２及び第２回路１０３４から構成された比率ベースのラッチデバイスとを含む例示的なシステム１０１０が開示される。システム１０１０は、フィードバック関連の動作マージンを改善するために差動閾値ＭＯＳデバイス又はトランジスタの例示的な使用を示している。システム１０１０は、例えば、関連フィードバック及びラッチ動作を良好に制御するため、対応するドレイン閾値電圧とは異なる（この実施例ではより高い）（よって、標準的なトランジスタの閾値電圧よりも高い）ソース閾値電圧１０２６、１０３８を含む差動閾値ＭＯＳトランジスタ１０２４、１０３６を示している。具体的には、例示的なシステム１０１０は、差動閾値電圧を使用して、例えば、回路出力に応じて前の回路のラッチを制御することにより、フィードバック動作に対する電圧動作マージンの改善（よって、電圧比率又は範囲の改善）を可能にする。第２の例示的な回路１０５０は、差動閾値電圧を使用して漏洩を制御する第１及び第２の回路１０５２、１０６２の別の代表的な図を示す。ここでは、例えば、差動閾値ＭＯＳトランジスタ１０５４、１０６４は、オン／オフ状態の良好な制御を可能にし、とりわけ漏洩を低減するために、対応するドレイン閾値電圧とは異なる（例えば、より高い）ように（標準的なトランジスタよりも高い閾値電圧をもたらす）設定されたソース閾値電圧１０６０、１０６６を含む。具体的には、差動ＭＯＳトランジスタ１０５４、１０６４は、標準的な高閾値電圧トランジスタよりも遷移及び遅延が少なく、これにより損失を最小限にして電圧を飽和又は通過させることになる。具体的には、２つのＭＯＳトランジスタ１０５４、１０６４における高いソース（及び低いドレイン）閾値電圧１０６０、１０６６は、より狭いマージン、より狭い遷移範囲、及び／又は低漏洩内でのスイッチングを提供することになる。
図１１Ａは、本明細書で記載される発明に関連した特定の態様による、例示的なＭＯＳトランジスタデバイスの断面図である。このようなデバイスの基本的な製作プロセスは、当業者には良く知られており、これらプロセスの実施例には、米国特許第５，０４５，４８８号、第６，２５８，６４５号、及び第６，３２９，６８５号が挙げられ、これらは引用により全体が本明細書に組み込まれる。図１１Ａの例示的なデバイスにおいて示されるように、ＭＯＳトランジスタ１１００は、Ｐ型基板のような、第１の導電型の半導体材料の基板１１１０を備えることができ、この基板は、ソース及びドレイン領域１１４４、１１４２を含む。図示の例示的なデバイスにおいて、ソース及びドレイン領域１１４４、１１４２は、例えば、ヒ素（Ａｓ）注入プロセスにより設けられた上側Ｎ＋ドープ領域１１４４ａ、１１４４ｂ、例えば、リン（Ｐ）注入プロセスにより設けられた下側のＮ＋ドープ領域１１４２ａ、１１４２ｂなど、第２の導電型の領域を含むことができる。ソース及びドレイン領域１１４４、１１４２は、互いに離間されて、これらの間にチャンネル領域１１４０を定める。絶縁層１１２０は、基板のチャンネル領域の上に配置され、第１のソース／ドレイン領域に近接した第１の絶縁部分１１２０ａと、対向するソース／ドレイン領域に近接した第２の絶縁部分１１２０ｂとを含む。加えて、ゲート部分１１３０が絶縁層の上に配置される。更に、チャンネル領域１１４０は、一方のソース／ドレイン領域１１４４ａ、１１４２ａに隣接した第１の接合領域１１６０ａと、相補的なソース／ドレイン領域１１４４ｂ、１１４２ｂに隣接した第２の接合領域１１６０ｂとを含む、対向する接合領域を備える。ＭＯＳトランジスタはまた、反転領域１１４６を含むことができる。更に、本明細書で記載される発明による態様によれば、第１の接合領域１１６０ａ又は第２の接合領域１１６０ｂの形状又は注入（すなわち、注入の型又は組成、注入密度、注入の濃度、及び／又は遷移領域を通る変位、その他）の一方又は両方は、対向する接合領域に関連する第２の閾値電圧とは異なる、当該接合領域と関連する第１の閾値電圧を提供するよう、異なる寸法のものである。例えば、領域を含む半導体材料は、この異なる閾値電圧をもたらすために対向する領域のものとは異なる形状又はサイズのものとすることができ、注入は、異なるタイプ又は組成（異なるイオン／化合物、注入量、プロセス、及び角度などでドープされる）、異なる密度／濃度、異なるサイズ、場所、強度、このような差違の２つ又はそれ以上からなる変形形態のものとすることができ、及び／又は閾値電圧は、上記の組み合わせに基づいて異なるように設定することができる。
図１１Ａに示す例示的なデバイスにおいて、例えば、ホウ素（Ｂ）他のハロー材料、その他のＰ＋注入のようなより大きな相補的注入１１４８ａを生成することにより、第１の接合領域１１５０ａにてより高空乏区域を形成することができる。これまでの注入は、一般に短チャンネル効果を抑制するのに使用されるポケット注入の生成が含まれていたが、本発明の態様による相補的注入は、本明細書で開示される回路に適用可能な特殊化された障壁充填機能を提供する。従って、第１の接合領域（例えば、ドレイン）の閾値電圧は、注入量及び角度など、上記に記載した変形形態に基づいてこのようなドレイン誘起の障壁充填などによって、対向する接合領域のものよりも高く（例えば、５０ｍＶ〜５００ｍＶなど）設定することができる。例えば、第１の接合領域又は第２の接合領域の形状及び注入の一方又は両方は、相補的注入に応じて異なる閾値電圧を有するデバイスを提供するため相補的注入により変えることができる。同様に、第１の接合領域又は第２の接合領域の形状及び／又は注入は、１つ又はそれ以上の相補的注入に応じて異なる閾値電圧を有するデバイスを提供するため、１つ又はそれ以上の相補的注入により変えることができる。
図１１Ｂは、本発明に関連する特定の態様による、例示的なデバイスの例示的な性能特徴を示すグラフである。グラフ１１５０は、例示的な相補的注入などを有する接合部の特性を示す、ドレイン・ソース間電流Ｉｄｓ１１２２とドレイン・ソース間電圧Ｖｄｓ１１１０のグラフである。グラフ１１５０は、例えば、電流と電圧との間の関係Ｉｄｓ＝Ｉ／（１＋λ）＊Ｖｄｓにより提供される、高いＲｏｕｔのような、このような接合部の種々の性能特性を示している。従って、Ｒｏｕｔは、一連の勾配により示すように、勾配１／λの減少に反比例して増加し、ドープの増加に伴ってゲイン（Ｒｏｕｔ）が増加することを示している。
図１２は、本発明に関連する特定の態様による、例示的なデバイスの透視図（側面図）である。図１２のＭＯＳデバイス１２００は、図１２のものと同じ又は同様の特徴要素の一部を含むが、他とは対照的な一方のソース／ドレインの異なる閾値電圧を提供するための酸化物又は絶縁層に関連する一部の特徴要素を示している。図１２の例示的なデバイスにおいて示すように、ＭＯＳトランジスタ１２００は、Ｐ型基板のような第１の導電型の半導体材料の基板１２１０を備えることができ、該基板は、ソース及びドレイン領域１２４４、１２４２を含む。図示の例示的なデバイスにおいて、ソース及びドレイン領域１２４４、１２４２は、例えば、ヒ素（Ａｓ）注入プロセスにより設けられた上側Ｎ＋ドープ領域１２４４ａ、１２４４ｂ、例えば、リン（Ｐ）注入プロセスにより設けられた下側のＮ＋ドープ領域１２４２ａ、１２４２ｂなど、第２の導電型の領域を含むことができる。ソース及びドレイン領域１２４４、１２４２は、互いに離間されて、これらの間にチャンネル領域１２４０を定める。酸化物／絶縁層１２２０は、基板のチャンネル領域の上に配置される。加えて、ゲート部分１２３０が酸化物／絶縁領域２２０の上に配置される。更に、チャンネル領域１２４０は、一方のソース／ドレイン領域１２４４ａ、１２４２ａに隣接した第１の接合領域１２６０ａと、相補的なソース／ドレイン領域１２４４ｂ、１２４２ｂに隣接した第２の接合領域１２６０ｂとを含む、対向する接合領域を備える。ＭＯＳトランジスタはまた、反転領域１２４６を含むことができる。
酸化物／絶縁層に関連する特徴要素において、本明細書で記載される発明による例示的な酸化物／絶縁領域１２２０は、１つ又はそれ以上の酸化物又は他の絶縁／誘電層１２２２と、ソース閾値電圧Ｖｔｓ及びドレイン閾値電圧Ｖｔｄを制御するためソース及びドレイン領域に軌跡（例えば、説明の目的で図１２に示すトラップ電荷１２２６を参照）を有する窒化物電荷トラップを利用する窒化物層１２２４とを含むことができる。窒化物電荷トラップを利用するデバイスを製作するプロセスは、当業者には良く知られている。このようなデバイス及びプロセスの一部の実施例は、とりわけ、Ｗｉｌｌｉａｍ Ｄ編、Ｂｒｏｗｎ ａｎｄ Ｊｏｅ Ｂｒｅｗｅｒ、１９９８年、ＩＥＥＥ、Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙに記載されており、当該文献は、引用により本明細書に組み込まれ、添付される（例えば、４７〜５０頁、特に、４９〜５０頁のセクション１．４．２．２ ＳＯＮＯＳ Ｄｅｖｉｃｅｓを参照）。同様に、トラップ電荷１２２６は説明のために図１２に図示されているが、１つ又は複数の電荷トラップ領域はまた、対応する閾値電圧を制御するためにソース又はドレインに隣接しているものと特徴付けることができる。更に、本発明の実施例は、窒化物の関連で説明しているが、他の組成の電荷トラップ領域を利用することもできる。同様に、本発明の例示的な電荷トラップ領域は、層の関連で説明しているが、材料の他の形状及び構成を用いることもできる。本発明に戻ると、ソースでのトラップ電荷の軌跡又は領域の生成又はソース閾値電圧の操作は、限定ではないが、コンパレータ又はオペアンプにおいて差動ペアのオフセットを調整することを含めて、本明細書で記載される例示的なシステムにおいて用いることができる。ドレインでのトラップ電荷のこのような軌跡又は領域、或いはドレイン閾値電圧の操作もまた、限定ではないが、例えば、コンパレータ又はオペアンプにおいて差動ペアのドレイン側での動作点を調整することを含めて、本明細書で記載される例示的なシステムにおいて用いることができる。
図１３Ａ及び１３Ｂは、本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図及び側面図）である。図１３Ａ及び１３Ｂに示す例示的なＭＯＳ半導体デバイス１３００は、第１の導電型の半導体材料の基板１３１０と、第２の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース／ドレイン領域１３４４と、基板のチャンネル領域の上に配置された絶縁層１３２２と、絶縁層の上にあるゲート部分とを含むことができる。説明の目的で、絶縁層１３２２は、第１のソース／ドレイン領域に隣接する第１の絶縁部分１３２２と、反対側のソース／ドレイン領域に隣接する第２の絶縁部分１３２６とを含む、対向する絶縁領域又は「部分」から構成されるものとみなすことができ、各絶縁部分は、この各絶縁部分に関連するゲートとソース／ドレインとの間の閾値電圧を定め又は特徴付ける。
更に、本明細書で記載される発明による特定の態様によれば、第１の絶縁部分又は第２の絶縁部分は、対向する絶縁部分に関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するよう、厚み１３３４を含む異なる寸法で製作することができる。これらの利点を達成するために絶縁層において変えることができる寸法は、第１の絶縁部分１３２２及び第２の絶縁部分１３２６の厚み１３３４並びに幅（チャネルにわたる距離又は寸法）１３３３、１３３１を含む。例示的なシステムでは、この第２の絶縁部分は、第１の絶縁部分よりも厚みが薄い酸化物領域を表し、幅１３３１の線形寸法は、電圧特性に対して変化をもたらすことができる空乏領域に対する寸法変化と機能的に類似して、閾値電圧を低下させるために小さくすることができる。閾値電圧の低下はまた、第１及び／又は第２の絶縁部分に対し幅を低減することにより達成することができる。更に、第２の絶縁部分１３２６に対してより厚みのある酸化物を使用することで、関連の（隣接する）ソース／ドレイン両端のより高い閾値電圧を生じさせることになる。酸化物の寸法決定はまた、全体の絶縁層１３２２におけるオフセット領域又はオフセット１３３６の形をとるものとして特徴付けることができる。例えば、オフセットは、差動閾値電圧が望まれるソース／ドレイン領域の上に実質的に直線的な形状などによって定められる領域とすることができる。一部の例示的な態様によれば、上記による寸法決定は、ソースとドレイン間の差動閾値電圧条件を約０．１ボルト〜約０．５ボルトの程度で与えることができる。
図１４は、本発明に関連する特定の態様による、例示的なデバイスの性能特徴要素／特徴を示すグラフである。図１４のグラフ１４００は、図１３に示すＭＯＳトランジスタのような例示的なデバイスについての閾値電圧１４６２対長さ１４６４の例示的なグラフである。グラフ１４００は、長さ１３１１の寸法が変化するときに、例えば、第２の絶縁部分１３２６に関連する閾値電圧との間の代表的な関係を示すことができる。図示のように、長さ寸法がより小さな範囲にある（とりわけ、線Ｌｍｉｎ１４７１により特徴付けられる）場合、電圧対長さのグラフは、正勾配の曲線、すなわち、長さの増加と共に増大する閾値電圧（ＳＣＥ又は短チャンネル効果とも呼ばれる）によって特徴付けられる。しかしながら、長さが特定の閾値１４７２を上回って増加すると、この関係は負勾配を有し、長さが更に増加すると閾値電圧は減少（１４７６）し始める（ＲＳＣＥ又は逆短チャンネル効果点１４７４とも呼ばれる）。これらの特性に基づいて、設計及び製作パラメータに応じて最大閾値電圧を設定及びシフトすることができ、短長特性に応じて最小閾値電圧を決定又は設定することができる。これらの特徴要素は、特に設計、製作及び作動特徴を短長及び最小閾値電圧特性に応じて決定できる状況において、差動ペアのオフセットを必要とするような用途に対して利点を提供する。本明細書で記載される発明による例示的なデバイスの狭幅効果及び逆狭幅効果特性に関して、同様の関係及び利点が存在する。
図１５は、本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図）である。図１５を参照すると、ソース／ドレイン領域を備えた基板１５１０と、変動する寸法の酸化物領域１５３０とを含む、複合デバイス１５００が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、第１の導電型の半導体材料の基板１５１０と、第２の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域１３４４と、基板のチャンネル領域の上に配置される絶縁層１５３０と、絶縁層の上にあるゲート部分とを含むことができる。酸化物領域１５３０は、上記に記載されたものと同様の第１及び第２の部分又は「絶縁部分」を有するものとして特徴付けることができ、各々は、相補的なソース及びドレイン領域と関連付けられる。図１５の例示的な図において、第１の絶縁部分又は第２の絶縁部分は、対向する絶縁部分と関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するよう、変動する長さ及び幅、及び対向する絶縁部分とは異なる寸法で製作される。図１５において、寸法に応じて異なる閾値電圧の生成を例示するために、例示的な酸化物領域１５３０は、異なる幅（すなわち、チャンネルにわたる距離）の３つの部分１５５０、１５５４、１５５８で図示されている。これらの部分の各々はまた、各領域の異なる長さ及び幅からの変化を反映する遷移領域１５５２、１５５６によって特徴付けることができる。図示の例示的なデバイスに関して、３つの全体領域の各々は、通常、異なる閾値電圧によって特徴付けられることになり、各ソース又は各ドレインの全体又は複合閾値電圧は、各閾値電圧部分構成要素に応じて決定される。
図１６は、本発明に関連する特定の態様による、例示的なデバイスの透視図（平面図）である。図１６を参照すると、ソース／ドレイン領域を備えた基板１６１０と、異なる寸法の酸化物領域１６３０とを含む、直列デバイス１６００が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、電気的に直列に配列された２つ又はそれ以上のトランジスタ部分構成要素を含むことができ、各トランジスタ部分構成要素は、第１の導電型の半導体材料の基板１６１０と、第２の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域と、基板のチャンネル領域の上に配置され且つ各々の上にゲート部分が配置される絶縁層１６３０と、を含むことができる。図１６の図では、３つのトランジスタ部分構成要素が描かれているが、２つ又は３つよりも多く備えた実施形態もまた、本明細書で記載される発明によるものとすることができる。図示のように、例示的なＭＯＳデバイス１６００は、第１のトランジスタ部分構成要素の第１の酸化物領域１６３２（「第１の絶縁部分」）と、第２のトランジスタ部分構成要素の第２の酸化物領域１６３４（「第２の絶縁部分」）と、第３のトランジスタ部分構成要素の第３の酸化物領域１６３６（「第３の絶縁部分」）と、を含む。２つのトランジスタ素子を有する構造は、例えば、第２のトランジスタ部分構成要素の第２の絶縁部分の第２の長さとは異なる第１の長さ（第１のチャンネルにわたる距離）で製作された第１のトランジスタの第１の絶縁部分を有するものとして特徴付けることができる。このような互いに直列の関係にされた酸化物領域は、各部分構成要素に対して種々の閾値電圧を定め、最大閾値電圧は、デバイスの全体又は複合閾値電圧を決定付け、これにより、デバイスの第２の閾値電圧とは異なる第１の閾値電圧を提供することができる。同様にして、３つ又はそれ以上のトランジスタ素子を有する構造は、種々のトランジスタ酸化物領域の全ての間で同様の関係を含むことができる。
図１７は、本発明に関連する特定の態様による、例示的なデバイスの透視図（上面図）である。図１７を参照すると、ソース／ドレイン領域を備えた基板１７１０と、変動する寸法の酸化物領域１７６８とを含む、複合デバイス１７００が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、第１の導電型の半導体材料の基板１７１０と、第２の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域と、基板のチャンネル領域の上に配置される絶縁層１７６８と、絶縁層の上にあるゲート部分とを含むことができる。酸化物領域１７６８は、上記に記載されたものと同様の第１及び第２の部分又は「絶縁部分」を有するものとして特徴付けることができ、各々は、相補的なソース及びドレイン領域と関連付けられる。図１７の図に例証として示されるように、第１の絶縁部分又は第２の絶縁部分は、対向する絶縁部分と関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するよう、変動する長さ、及び／又は対向する絶縁部分とは長さ方向で異なる表面積又は容積寸法で製作される。図１７において、このような長さ寸法の変化に応じて異なる閾値電圧の例示的な実施を示すために、例示的な酸化物領域１７６８は、当該ソース／ドレインに隣接する酸化物層の２つの長さ寸法Ｌ１、Ｌ２を延長又は短縮することにより、ソース又はドレイン領域に隣接した側又は絶縁部分１７７０上で変えることができる。その結果、通常は２つの異なる絶縁部分は、チャンネルの各側部上にあり、異なる閾値電圧によって特徴付けられることになる。
上記の説明は、例証を意図してものであり、添付の請求項の範囲によって定義される本発明の範囲を限定するものではない点を理解されたい。他の実施形態は、添付の請求項の範囲内にある。
２００ 検知システム
２１４ ダイオード接続差動閾値ＭＯＳトランジスタ
２１８ 差動閾値ＭＯＳトランジスタ
２２２ ＲＣ構成要素
２２６ 基準メモリセル
２３０ 基準カラム
２５０〜２７０ データカラム
２５４ 電圧基準Ｖｒｅｆ
２５８〜２７８ コンパレータ
２６２、２８２ ダイオード接続差動閾値ＮＭＯＳトランジスタ
２６６、２８６ ＭＯＳ（例えば、カスコード）トランジスタ
２７４、２９４ データメモリセル
２７２、２９２ ビットラインＲＣ構成要素

Claims (74)

  1. 基準電圧ノード、基準メモリセル、第１のＭＯＳトランジスタ、及び第１の差動閾値ＭＯＳトランジスタを含む基準カラムと、
    各々が前記基準カラムと並列にそれぞれのデータ電圧ノードに結合された複数のデータカラムと、
    を備え、前記各データカラムが、データメモリセル、第２のＭＯＳトランジスタ、及び第２の差動閾値ＭＯＳトランジスタを含み、前記差動閾値トランジスタの１つ又はそれ以上が、ゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。
  2. 前記第１のＭＯＳトランジスタがカスコードトランジスタである、請求項１に記載の検知回路。
  3. 前記第１及び第２の差動閾値ＭＯＳトランジスタの１つ又はそれ以上が、ダイオード接続され、及び／又はＮＭＯＳ又はネイティブＮＭＯＳトランジスタである、請求項１に記載の検知回路。
  4. 前記データ電圧ノードの１つ又はそれ以上が、各々コンパレータに結合される、請求項１に記載の検知回路。
  5. 前記各データ電圧ノードが、コンパレータに結合される、請求項１に記載の検知回路。
  6. メモリセル、第１のＰＭＯＳトランジスタ、第１の差動閾値ＭＯＳトランジスタ、及び前記第１のＰＭＯＳトランジスタと前記第１の差動閾値ＭＯＳトランジスタに結合された出力電圧ノードを含む回路と、
    前記出力電圧ノードに接続された複数のメモリカラムと、
    を備え、前記各メモリカラムが、１つ又はそれ以上の差動閾値ＭＯＳトランジスタを含むｙｍｕｘトランジスタサブ回路を含み、前記差動閾値ＭＯＳトランジスタの１つ又はそれ以上が、ゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。
  7. 前記ｙｍｕｘトランジスタサブ回路の少なくとも１つが、
    前記基準電圧ノードに接続されたドレイン及び内部ノードに接続されたソースを有する第１の差動閾値ＮＭＯＳトランジスタと、
    前記第１の差動閾値ＮＭＯＳトランジスタのソースと直列に内部ノードに接続されたドレインを有する第２の差動閾値ＮＭＯＳトランジスタと、
    前記内部ノードに接続されたソースを有する第３の差動閾値ＮＭＯＳトランジスタと、
    を含む、請求項６に記載の検知回路。
  8. 前記各ｙｍｕｘトランジスタサブ回路が、
    前記基準電圧ノードに接続されたドレイン及び内部ノードに接続されたソースを有する第１の差動閾値ＮＭＯＳトランジスタと、
    前記第１の差動閾値ＭＯＳトランジスタのソースと直列に内部ノードに接続されたドレインを有する第２の差動閾値ＮＭＯＳトランジスタと、
    前記内部ノードに接続されたソースを有する第３の差動閾値ＮＭＯＳトランジスタと、
    を含む、請求項６に記載の検知回路。
  9. 出力電圧ノード、メモリセル、ダイオード接続された第１のＰＭＯＳトランジスタ、及び前記第１のＰＭＯＳトランジスタのドレインに接続されて前記出力電圧ノードを形成するドレインと第１のノードに接続されたソースとを有する第１の差動閾値ＮＭＯＳトランジスタを含むデータカラムと、
    前記第１のノードに接続されたドレインを有する第２の差動閾値ＮＭＯＳトランジスタを含む第１のメモリカラムと、
    前記第１のメモリカラムと並列に前記第１のノードに接続され、差動閾値ＭＯＳトランジスタを各々が含む第２のメモリカラムと、
    を備え、前記差動閾値トランジスタの１つ又はそれ以上が、ゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。
  10. １つ又はそれ以上の追加のメモリカラムを更に備える、請求項９に記載の検知回路。
  11. 基準電圧ノード、基準メモリセル、ダイオード接続され且つ前記基準電圧ノードに接続されたドレインを有する第１の差動閾値ＰＭＯＳトランジスタ、及び前記基準電圧ノードに接続されたドレインを有する第１の差動閾値ＮＭＯＳトランジスタを含む基準カラムと、
    前記基準電圧ノードに接続されたゲートと第１のノードに接続されたソースとを有する第１の差動閾値ＮＭＯＳトランジスタ、前記第１のノードに接続されたドレインを有する第２の差動閾値ＮＭＯＳトランジスタ、ダイオード接続され且つ第２のノードに接続されたドレインを有する第２の差動閾値ＰＭＯＳトランジスタ、前記第２のノードに接続されたゲートと第３のノードに接続されたドレインとを有する第３の差動閾値ＰＭＯＳトランジスタ、前記第１のノードに接続されたソースを有する第３の差動閾値ＮＭＯＳトランジスタ、前記第３のノードに接続されたゲートと出力ノードに接続されたドレインとを有する第３の差動閾値ＰＭＯＳトランジスタ、及び前記出力ノードに接続されたドレインを有する第４の差動閾値ＮＭＯＳトランジスタを含むコンパレータを備えた回路と、
    を備え、前記第３及び第４の差動閾値ＮＭＯＳトランジスタのゲートが共通の制御ラインに接続されており、前記差動閾値トランジスタの１つ又はそれ以上が、ゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路又は差動検知増幅器。
  12. 前記第１の差動閾値ＮＭＯＳトランジスタが、カスコードトランジスタである、請求項１１に記載の検知回路。
  13. 前記差動閾値トランジスタの１つ又はそれ以上が、カスコードトランジスタである、請求項１〜１２の何れかに記載の検知回路。
  14. 前記差動閾値ＮＭＯＳトランジスタの１つ又はそれ以上が、第１の接合領域及び第２の接合領域を含むチャンネル領域を有するトランジスタであり、第１の絶縁部分の形状並びに前記第１の接合領域の形状又は注入が変動する寸法のものであり、第２の絶縁部分及び／又は前記第２の接合領域の一方又は両方の寸法により規定されるゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を提供するようにする、請求項１〜１３の何れかに記載の検知回路。
  15. 基準電圧ノード、基準メモリセル、前記基準電圧ノードに接続されたドレインを有する第１の差動閾値ＰＭＯＳトランジスタ、及び前記基準電圧ノードに接続されたドレインを有する第１の差動閾値ＮＭＯＳトランジスタを含む基準カラムと、
    コンパレータを含み且つ少なくとも１つの差動閾値ＭＯＳトランジスタを含む回路と、
    を備え、前記差動閾値トランジスタの１つ又はそれ以上が、ゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知又は差動検知増幅回路。
  16. 前記第１の差動閾値ＰＭＯＳトランジスタが、ダイオード接続されている、請求項１５に記載の回路。
  17. 前記差動閾値ＮＭＯＳトランジスタの１つ又はそれ以上が、第１の接合領域及び第２の接合領域を含むチャンネル領域を有するトランジスタであり、第１の絶縁部分の形状並びに前記第１の接合領域の形状又は注入が変動する寸法のものであり、第２の絶縁部分及び／又は前記第２の接合領域の一方又は両方の寸法により規定されるゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を提供するようにする、請求項１５に記載の回路。
  18. 第１のノードに接続されたドレインを有する第１の差動閾値ＰＭＯＳトランジスタと、
    前記第１のノードに接続されたゲート及び出力ノードに接続されたドレインを有する差動閾値ＮＭＯＳトランジスタと、
    前記第１のノードに接続されたゲート及び前記出力ノードに接続されたドレインを有する第２の差動閾値ＰＭＯＳトランジスタと、
    を備え、前記第１、第２、及び／又は第３のＭＯＳトランジスタの１つ又はそれ以上のソース及び／又はドレインと関連する少なくとも１つの閾値電圧が、前記回路の動作マージンを改善するように調整される、ことを特徴とするパワーオンリセット回路。
  19. 前記第１のＰＭＯＳトランジスタのソース閾値電圧が、対応するドレイン閾値電圧又は同等の標準ロジックトランジスタの何れかよりも高く設定される、請求項１８に記載の回路。
  20. 前記ＮＭＯＳトランジスタ及び／又は前記第２のＰＭＯＳトランジスタの少なくとも１つのソース閾値電圧が、これらのドレイン閾値電圧の一方又は両方、或いは同等の標準ロジックトランジスタの閾値電圧の何れかよりも高く設定される、請求項１８又は１９に記載の回路。
  21. 前記閾値電圧が、前記回路に対してより低い「オン」値を可能にするように調整される、請求項１８〜２０の何れかに記載の回路。
  22. 前記第１のＰＭＯＳトランジスタのドレイン閾値電圧が、対応するソース閾値電圧又は同等の標準ロジックトランジスタの何れかよりも低く設定される、請求項１８〜２１の何れかに記載の回路。
  23. 前記ＮＭＯＳトランジスタ及び／又は前記第２のＰＭＯＳトランジスタの少なくとも１つのドレイン閾値電圧が、これらのソース閾値電圧の一方又は両方、或いは同等の標準ロジックトランジスタの閾値電圧の何れかよりも高く設定される、請求項１８又は２２に記載の回路。
  24. 前記閾値電圧が、前記回路に対してより低い「オン」値を可能にするように調整される、請求項２２〜２３の何れかに記載の回路。
  25. 前記差動閾値トランジスタの１つ又はそれ以上が、第１の領域に隣接する第１の接合領域及び第２の領域に隣接する第２の接合領域を含むチャンネル領域を備え、第１の絶縁部分の形状並びに前記第１の接合領域の形状又は注入が変動する寸法のものであり、第２の絶縁部分及び／又は前記第２の接合領域の一方又は両方の寸法により規定されるゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を提供するようにする、請求項１〜２４の何れかに記載の回路。
  26. 前記差動閾値トランジスタの１つ又はそれ以上が、前記第１の領域に隣接する第１の接合領域及び前記第２の領域に隣接する第２の接合領域を有する接合領域を備えたチャンネル領域を含み、前記第１の接合領域及び前記第２の接合領域が互いに対向されており、前記第１の接合領域又は前記第２の接合領域の形状又は注入の一方又は両方が変動する寸法のものであり、前記対向する接合領域に関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するようにする、請求項１〜２４の何れかに記載の回路。
  27. 前記第１の接合領域又は前記第２の接合領域の形状又は注入の一方又は両方が、相補的な注入によって変えられ、ポケット注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項２６に記載の回路。
  28. 前記第１の接合領域又は前記第２の接合領域の注入が、相補的な注入によって変えられ、ポケット注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項２６に記載の回路。
  29. 前記注入の変動した寸法が、注入のタイプ又は組成、注入の密度、注入の濃度、及び／又は前記第１の接合領域の遷移領域を通る変位における変動の１つ又はそれ以上を含む、請求項２８に記載の回路。
  30. 前記注入が、異なるイオン／化合物でドープされ、異なる注入量を有し、異なるプロセスで形成され、及び／又は異なる角度で製作されたものの１つ又はそれ以上を含む、異なる組成のものとすることができる、請求項２８に記載の回路。
  31. 前記注入が、異なる密度／濃度、変動するサイズ、場所、又は強度の１つ又はそれ以上、及び／又はこのような差違の２つ又はそれ以上によって特徴付けられる、請求項２８に記載の回路。
  32. 前記第１の接合領域又は前記第２の接合領域の形状及び注入が、１つ又はそれ以上の相補的注入によって変えられて、前記１つ又はそれ以上の相補的注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項２６に記載の回路。
  33. 前記第１の閾値電圧又は前記第２の閾値電圧を制御するため前記ソースに隣接する電荷トラップ領域を更に備える、請求項２６に記載の回路。
  34. 前記差動閾値トランジスタの１つ又はそれ以上が、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び第２の領域と、
    前記第１の領域に関連する第１の閾値電圧及び前記第２の領域に関連する第２の閾値電圧をもたらす電荷トラップと、
    を含む、請求項１〜３３の何れかに記載の回路。
  35. 前記電荷トラップ領域が窒化物である、請求項３４に記載の回路。
  36. 前記電荷トラップ領域が層である、請求項３４に記載の回路。
  37. 前記層が窒化物である、請求項３６に記載の回路。
  38. 前記差動閾値トランジスタの１つ又はそれ以上が、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び第２の領域と、
    前記基板のチャンネル領域の上に配置され、前記第１の領域に隣接する第１の絶縁部分及び前記第２の領域に隣接する第２の絶縁部分を含む対向する絶縁部分を備えた絶縁層と、
    前記絶縁層の上のゲート部分と、
    を含み、前記各絶縁部分が、前記ゲートと前記各絶縁部分に隣接する第１の領域又は第２の領域との間の閾値電圧を特徴付け、前記第１の絶縁部分が、前記第２の絶縁部分の第２の厚みとは異なる第１の厚みを含む変動寸法で製作されて、前記対向する絶縁部分と関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するようにする、請求項１〜３７の何れかに記載の回路。
  39. 前記第１の厚みが、前記絶縁層からオフセット領域を除去することにより変えられる、請求項３８に記載の回路。
  40. 前記第１の絶縁部分の幅が、異なる第１の閾値電圧を提供するために変えられる、請求項３８に記載の回路。
  41. 前記第１の絶縁部分が、異なる第１の閾値電圧を提供するために変えられる、請求項３８に記載の回路。
  42. 前記第１の絶縁部分が、前記第２の絶縁部分の第２の閾値電圧とは異なる閾値電圧をもたらすために、前記絶縁層から除去される酸化物材料の領域を含む、請求項３８に記載の回路。
  43. 前記除去される酸化物材料の領域が、オフセット領域の形態である、請求項４２に記載の回路。
  44. 前記オフセット領域が、実質的に直線形状である、請求項４３に記載の回路。
  45. 前記変動する寸法が、約０．１ボルト〜約０．５ボルトの閾値電圧の変化をもたらす、請求項３８に記載の回路。
  46. 前記第１の閾値電圧又は前記第２の閾値電圧の一方又は両方を制御するため、前記第１の領域又は前記第２の領域に隣接する電荷トラップ領域を更に備える、請求項３８に記載の回路。
  47. 前記差動閾値トランジスタの１つ又はそれ以上が、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び第２の領域と、
    前記基板のチャンネル領域の上に配置された絶縁層と、
    を備え、前記絶縁層が、前記第１の領域に隣接する第１の絶縁部分及び前記第２の領域に隣接する第２の絶縁部分を含む対向する絶縁部分を備え、前記各絶縁部分が、前記ゲートと前記各絶縁部分に関連する第１の領域又は第２の領域との間の閾値電圧を定め、
    前記差動閾値トランジスタの１つ又はそれ以上が更に、
    前記絶縁層の上のゲート部分を含み、
    前記第１の絶縁部分又は前記第２の絶縁部分が、変動する長さ及び幅で且つ前記対向する絶縁部分と異なる寸法で製作されて、前記対向する絶縁部分と関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するようにする、請求項１〜４６の何れかに記載の回路。
  48. 変動する長さで製作された前記第１の絶縁部分又は前記第２の絶縁部分がまた、変動する幅で製作される、請求項４７に記載の回路。
  49. 前記絶縁層が、低表面積から高表面積に遷移して、対向する閾値電圧とは異なる第１の閾値電圧を提供するようにする、請求項４７に記載の回路。
  50. 前記絶縁層が、２つ又はそれ以上の異なる長さ及び／又は幅の複数の部分から構成され、前記複数の部分間の差違は、異なる長さ及び／又は幅の領域からの遷移を反映する遷移領域によって示され、前記複数の部分の各々が異なる閾値電圧によって特徴付けられる、請求項４７に記載の回路。
  51. 各ソース又は各ドレインの全体又は複合閾値電圧が、各閾値電圧部分構成要素に応じて決定される、請求項５０に記載の回路。
  52. 前記第１の閾値電圧又は前記第２の閾値電圧の一方又は両方を制御するため、前記ソース又はドレインに隣接する電荷トラップ領域を更に備える、請求項４７に記載のデバイス。
  53. 前記差動閾値トランジスタの１つ又はそれ以上が、電気的に直列配列された２つ又はそれ以上のＭＯＳトランジスタ部分要素を有する金属酸化物半導体デバイスを含み、前記各トランジスタが、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び第２の領域と、
    前記基板のチャンネル領域の上に配置された絶縁層と、
    前記絶縁層の上のゲート部分と、
    を含み、第１のトランジスタの第１の絶縁部分が、第２のトランジスタの第２の絶縁部分の第２の幅とは異なる第１の幅で製作されて、前記デバイスの第２の閾値電圧とは異なる前記デバイスの第１の閾値電圧を提供するようにする、請求項１〜５２の何れかに記載の回路。
  54. 第１の絶縁部分、第２の絶縁部分、及び第３の絶縁部分を含む３つのＭＯＳトランジスタ部分要素から構成され、前記絶縁部分が各部分要素の閾値電圧を定める、請求項５３に記載のデバイス。
  55. 前記部分要素の最も高い閾値電圧が、前記デバイスの全体又は複合閾値電圧を決定付ける、請求項５４に記載のデバイス。
  56. 前記第１の閾値電圧又は前記第２の閾値電圧の一方又は両方を制御するため、前記第１の絶縁部分、前記第２の絶縁部分、叉は２つ又はそれ以上のトランジスタの別のトランジスタの絶縁部分のうちの１つ又はそれ以上に関連する少なくとも１つの電荷トラップ領域を更に備える、請求項５３に記載のデバイス。
  57. 前記差動閾値トランジスタの１つ又はそれ以上が、金属酸化物半導体デバイスを含み、該半導体デバイスが、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び対向する第２の領域と、
    前記基板のチャンネル領域の上に配置された絶縁層と、
    を備え、前記絶縁層が、前記第１の領域に隣接する第１の絶縁部分及び前記第２の領域に隣接する第２の絶縁部分を含む対向する絶縁部分を備え、前記各絶縁部分が、前記ゲートと前記各絶縁部分に関連する第１の領域又は第２の領域との間の閾値電圧を定め、
    前記差動閾値トランジスタの１つ又はそれ以上が更に、
    前記絶縁層の上のゲート部分を含み、
    前記第１の絶縁部分又は前記第２の絶縁部分が、変動する長さを含み且つ前記対向する絶縁部分と異なる寸法で製作されて、前記対向する絶縁部分と関連する第２の閾値電圧とは異なる第１の閾値電圧を提供するようにする、請求項１〜５６の何れかに記載の回路。
  58. 前記異なる寸法が更に、長さ方向で異なる表面積又は容積寸法を含む、請求項５７に記載のデバイス。
  59. 前記第１の閾値電圧又は前記第２の閾値電圧の一方又は両方を制御するため、前記ソース又はドレインに隣接する電荷トラップ領域を更に備える、請求項５７に記載のデバイス。
  60. 記載された請求項の１つ又はそれ以上による金属酸化物半導体デバイスを含む差動閾値電圧回路を備えた回路。
  61. 前記差動閾値電圧回路が、読み出し回路を含む、請求項６０に記載の回路。
  62. 前記差動閾値電圧回路が、検知増幅回路を含む、請求項６０に記載の回路。
  63. 前記差動閾値電圧回路が、ラッチ回路を含む、請求項６０に記載の回路。
  64. 前記ラッチ回路が、比率ベース回路である、請求項６３に記載の回路。
  65. 前記差動閾値電圧回路が、Ｙデコーダ回路を含む、請求項６０に記載の回路。
  66. 前記差動閾値電圧回路が、パワーオン回路を含む、請求項６０に記載の回路。
  67. 前記差動閾値電圧回路が、コンパレータ回路を含む、請求項６０に記載の回路。
  68. 前記コンパレータ回路が、トランジスタの差動ペアを含み、ゲート−ソース間閾値電圧を用いて前記差動ペアのオフセットを調整する、請求項６７に記載の回路。
  69. 前記差動閾値電圧回路が、オペアンプ回路を含む、請求項６０に記載の回路。
  70. 前記オペアンプ回路が、トランジスタの差動ペアを含み、ゲート−ソース間閾値電圧を用いて前記差動ペアのオフセットを調整する、請求項６９に記載の回路。
  71. 前記差動閾値電圧回路が、バッファ駆動回路を含む、請求項６０に記載の回路。
  72. 記載された請求項の何れかによる１つ又はそれ以上の金属酸化物半導体デバイスを含む閾値サンプリング回路及び／又は閾値平均化回路を備えた回路。
  73. 前記差動閾値トランジスタの１つ又はそれ以上が、金属酸化物半導体デバイスを含み、該半導体デバイスが、
    第１の導電型の半導体材料の基板と、
    第２の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第１の領域及び第２の領域と、
    前記基板のチャンネル領域の上に配置され、前記第１の領域に隣接する第１の絶縁部分及び前記第２の領域に隣接する第２の絶縁部分を含む絶縁層と、
    前記絶縁層の上のゲート部分と、
    を含み、前記チャンネル領域が、第１の領域に隣接する第１の接合領域及び第２の領域に隣接する第２の接合領域を含み、前記第１の絶縁部分の形状及び／又は前記第１の接合領域の形状又は注入の一方又は両方が、変動する寸法のものであり、第２の絶縁部分及び／又は前記第２の接合領域の一方又は両方の寸法により規定されるゲート−ドレイン間閾値電圧とは異なるゲート−ソース間閾値電圧を提供するようにする、請求項１〜７２の何れかに記載の回路。
  74. 請求項１〜７３の何れか及び／又は本明細書で開示される情報による差動閾値金属酸化物半導体デバイスの製作を含む、前記回路の何れかを作る方法。
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