KR930022550A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법

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KR930022550A
KR930022550A KR1019930006942A KR930006942A KR930022550A KR 930022550 A KR930022550 A KR 930022550A KR 1019930006942 A KR1019930006942 A KR 1019930006942A KR 930006942 A KR930006942 A KR 930006942A KR 930022550 A KR930022550 A KR 930022550A
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오가 노리오
소니 가부시기가이샤
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Abstract

본 발명은 바이폴라트랜지스터 및 MOS 트랜지스터를 가진 반도체 장치의 제조방법에 관한 것이며, 본 발명에 의한 반도체장치의 제조방법은 바이폴라트랜스터 형성영역을 상기 MOS 트랜지스터의 게이트형성시에 게이트 절연막 및 제1의 게이트형성재료로 피복하는 공정과, 상기 게이트절연막 및 제1의 게이트형성재료로 피복된 바이폴라 트랜지스터 형성영역중 최소한 일부영역의 제1의 게이트형성재료 및 게이트절연막을 제거함으로써, 상기게이트절연막 및 제1의 게이트형성재료에 개구부를 형성하는 공정과, 제2의 게이트형성재료를 형성하는 공정과, 상기 바이플라트랜지스터 형성영역 및 상기 MOS 트랜지스터의 게이트형성영역 이외의 상기 제1및 제2의 게이트 형성재료를 제거하는 공정과, 층간절연막을 형성하는 공정과, 바이폴라트랜스터 형성영역증의 최소한 일부영역의 층간절연막 및 제1 및 제2의 게이트 형성재료를 제거함으로써, 상기 층간절연막 및 제1 및 제2의 게이트 형성재료가 상기 개구부내에 제2의 개구부를 형성하는 공정을 포함한다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3g도는 본 발명의 제1 실시예에 의한 바이폴라트랜지스터의 제조공정에서의 웨이퍼의 부분단면도.

Claims (8)

  1. 바이폴라트랜지스터 및 MOS 트랜지스터를 가진 반도체장치의 제조방법에 있어서, 상기 바이폴라트랜지스터 형성영역을 상기 MOS 트랜지스터의 게이트형성시에 게이트절연막 및 제1의 게이트형성재료로 피복하는 공정과, 상기 게이트절연막 및 제1의 게이트형성재료로 피복된 바이폴라 트랜지스터 형성영역중 최소한 일부영역의 제1의 게이트형성재료 및 게이트절연막을 제거함으로써, 상기 게이트절연막 및 제1의 게이트형성재료에 개구부를 형성하는 공정과, 제2의 게이트형성재료를 형성하는 공정과, 상기 바이플라트랜지스터 형성영역 및 상기 MOS 트랜지스터의 게이트 형성영역 이외의 상기 제1 및 제2의 게이트형성재료를 제거하는 공정과, 층간절연막을 형성하는 공정과, 바이플라트랜지스터 형성영역중의 최소한 일부영역의 층간절연막 및 제1 및 제2의 게이트형성재료를 제거함으로써, 상기 층간절연막 및 제1및 제2의 게이트형성재료에서 상기 개구부내에 제2의 개구부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 바이폴라트랜지스터 및 MOS 트랜지스터를 가진 반도체장치의 제조방법에 있어서, 상기 바이플라트랜지스터 형성영역을 상기 MOS 트랜지스터의 게이트형성시에 게이트절연막 및 제1의 게이트형성재료로 피복하는 공정과, 상기 게이트절연막 및 제1의 게이트형성재료로 피복된 바이플라트랜지스터 형성영역증 최소한 일부영역의 제1의 게이트형성재료 및 게이트 절연막을 제거함으로써, 상기 게이트절연막 및 제1의 게이트형성재료에 개구부를 형성하는 공정과, 제2의 게이트형성재료를 형성하는 공정과, 상기 바이폴라트랜지스터 형성영역 및 상기 MOS 트랜지스터의 게이트형성영역 이외의 상기 제1 및 제2의 게이트형성재료를 제거하는 공정과, 층간절연막을 형성하는 공정과, 바이폴라트랜지스터 형성영역증의 최소한 일부영역의 층간절연막 및 제1 및 제2의 게이트형성재료를 제거함으로써, 상기 층간절연막 및 제1및 제2의 게이트형성재료에서 상기 개구부내에 제2의 게이트형성재료를 제거함으로써, 상기 층간절연막 및 제1 및 제2의 게이트형성재료에서 상기 개구부내에 제2의 개구부를 형성하는 공정과, 상기 개구부내에절연막의 사이드윌을 형성하는 공정과, 상기 개구부내에 전도체를 매입하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1의 게이트형성재료가 폴리실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제2항 또는 제3항에 있어서, 상기 개구부내에 매입하는 전도체가 폴리실리콘인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 매입층을 형성하는 공정과, 에피택셜층을 형성하는 공정과, 바이폴라트랜지스터에 있어서의 에미터/베이스 형성예정의 일부영역을 제외하고 상기 에피택셜층을 에칭하는 공정과, 제1의 전도체를 형성하는 공정과, 상기 바이폴라트랜지스터의 베이스취출영역 이외의 상기 제1의 존도체를 제거하는 공정과, 에미터/베이스형성영역의 상기 제1의 전도체를 제거하는 동시에 상기 바이폴라트랜지스터의 콜렉터취출영역의 에피택셜층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 매입층을 형성하는 공정과, 에피택셜층을 형성하는 공정과, 바이폴라트랜지스터에 있어서의 에미터/베이스형성예정의 일부영역을 제외하고 상기 에피택셜층을 에칭하는 공정과, 제1의 전도체를 형성하는 공정과, 상기 바이폴라트랜지스터의 베이스취출영역 이외의 상기 제1의 전도체를 제거하는 공정과,에미터/베이스형성영역의 상기 제1의 전도체를 제거하는 동시에 상기 바이폴라트랜지스터의 콜렉터취출영역의 에피텍셜층을 제거하는 공정과, 제2의 전도체를 형성하는 공정과, 상기 제2의 전도체를 확산원으로 하여 에미터 및 콜렉터취출용 고농도 불순물 확산영역을 동시에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 제1및 제2의 전도체를 다결정실리콘,또는 다결정실리콘과 고융점금속과의 적층구조로 한 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제6항에 있어서, 상기 제1 및 제2의 전도체를 다결정실리콘, 또는 다결정실리콘과 고융점금속과의 적층구조로 한것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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