JPH02280340A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02280340A JPH02280340A JP1101943A JP10194389A JPH02280340A JP H02280340 A JPH02280340 A JP H02280340A JP 1101943 A JP1101943 A JP 1101943A JP 10194389 A JP10194389 A JP 10194389A JP H02280340 A JPH02280340 A JP H02280340A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、自己整合
型バイポーラトランジスタを有する半導体集積回路装置
に適用して有効な技術に関するものである。
型バイポーラトランジスタを有する半導体集積回路装置
に適用して有効な技術に関するものである。
本発明者が開発中のバイポーラトランジスタはＳ Ｅ
Ｐ Ｔ（Ｓｅｌｅｃｔｉｖｅ Ｅｔｃｈｉｎｇ ｏｆ
Ｐｏ１ｙ−ｓｉｌｉｃ。
Ｐ Ｔ（Ｓｅｌｅｃｔｉｖｅ Ｅｔｃｈｉｎｇ ｏｆ
Ｐｏ１ｙ−ｓｉｌｉｃ。
ｎＴｅｃｈｎｏｌｏｇｙ）で形成される。この技術は、
ベース領域に対して、ベース引出用電極、エミッタ開口
、エミッタ領域、エミッタ引出用電極の夫々を自己整合
で形成できる。つまり、この技術で形成されるバイポー
ラトランジスタは、製造工程におけるマスク合せずれ量
に相当する分、占有面積を縮小できる。この結果、この
バイポーラトランジスタを集積した半導体集積回路装置
は高周波数特性又は高集積化を図ることができる。
ベース領域に対して、ベース引出用電極、エミッタ開口
、エミッタ領域、エミッタ引出用電極の夫々を自己整合
で形成できる。つまり、この技術で形成されるバイポー
ラトランジスタは、製造工程におけるマスク合せずれ量
に相当する分、占有面積を縮小できる。この結果、この
バイポーラトランジスタを集積した半導体集積回路装置
は高周波数特性又は高集積化を図ることができる。
前述のバイポーラトランジスタはエミッタ領域の接合深
さを浅く形成することが前記高周波数特性（又は高集積
化）を図る重要な要素とされる。本発明者が開発中のバ
イポーラトランジスタは、公知技術ではないが、以下の
製造プロセスを採用し、エミッタ領域の接合深さを浅く
形成している。
さを浅く形成することが前記高周波数特性（又は高集積
化）を図る重要な要素とされる。本発明者が開発中のバ
イポーラトランジスタは、公知技術ではないが、以下の
製造プロセスを採用し、エミッタ領域の接合深さを浅く
形成している。
まず、ベース引出用電極で周囲を規定されたエミッタ開
口を通して、Ｐ型ベース領域（真性ベース領域）の主面
上に多結晶珪素膜を堆積する。この多結晶珪素膜は、Ｃ
ＶＤ法で基板全面に堆積され、約２００〜２５０［ｎ
ｍｌ程度の膜厚で形成される。多結晶珪素膜は抵抗値を
低減する不純物を導入しない所謂ノンドープドポリシリ
コンで形成される。前記ベース引出用電極はＣＶＤ法で
堆積された多結晶珪素膜で形成され、この多結晶珪素膜
にはｐ型不純物が導入される。ベース引出用電極である
多結晶珪素膜の表面上には熱酸化法で形成された分離用
絶縁膜（酸化珪素膜）が形成される。
口を通して、Ｐ型ベース領域（真性ベース領域）の主面
上に多結晶珪素膜を堆積する。この多結晶珪素膜は、Ｃ
ＶＤ法で基板全面に堆積され、約２００〜２５０［ｎ
ｍｌ程度の膜厚で形成される。多結晶珪素膜は抵抗値を
低減する不純物を導入しない所謂ノンドープドポリシリ
コンで形成される。前記ベース引出用電極はＣＶＤ法で
堆積された多結晶珪素膜で形成され、この多結晶珪素膜
にはｐ型不純物が導入される。ベース引出用電極である
多結晶珪素膜の表面上には熱酸化法で形成された分離用
絶縁膜（酸化珪素膜）が形成される。
前記エミッタ開口はこの分離用絶縁膜で実質的に規定さ
れる。
れる。
次に、前記多結晶珪素膜（ノンドープドポリシリコン）
中にｎ型不純物例えばＡｓを導入する。
中にｎ型不純物例えばＡｓを導入する。
ｎ型不純物は、不純物濃度の制御性を高め、しかもｐ型
ベース領域の主面にダメージを４えないために、急峻な
不純物濃度分布で導入される。この急峻な不純物濃度分
布は５０〜８０［ＫｅＶ］程度のエネルギのイオン打込
法により得られる。このような条件で導入されるＡｓは
多結晶珪素膜の表面から約５０［ｎｍ］ｍｌ程度さに不
純物濃度の最大値（ピーク値）を形成する。
ベース領域の主面にダメージを４えないために、急峻な
不純物濃度分布で導入される。この急峻な不純物濃度分
布は５０〜８０［ＫｅＶ］程度のエネルギのイオン打込
法により得られる。このような条件で導入されるＡｓは
多結晶珪素膜の表面から約５０［ｎｍ］ｍｌ程度さに不
純物濃度の最大値（ピーク値）を形成する。
次に、前記多結晶珪素膜中に導入されたＡｓの一部は、
ドライブイン拡散法によりｐ型ベース領域の主面部に拡
散され、ｎ型エミッタ領域を形成する。ドライブイン拡
散法はｎ型エミッタ領域の接合深さを浅くできる。多結
晶珪素膜中に導入されたＡｓの他部は活性化され、この
多結晶珪素膜はエミッタ引出用電極として形成される。
ドライブイン拡散法によりｐ型ベース領域の主面部に拡
散され、ｎ型エミッタ領域を形成する。ドライブイン拡
散法はｎ型エミッタ領域の接合深さを浅くできる。多結
晶珪素膜中に導入されたＡｓの他部は活性化され、この
多結晶珪素膜はエミッタ引出用電極として形成される。
なお、この種の５ＥＰＴで形成されたバイポーラトラン
ジスタについては、先に本願出願人により出願された特
願昭６３−１７５６００号に記載される。
ジスタについては、先に本願出願人により出願された特
願昭６３−１７５６００号に記載される。
本発明者は、前述の５ＥＰＴで形成されたバイポーラト
ランジスタの開発中に次の問題点を見出した。
ランジスタの開発中に次の問題点を見出した。
前記バイポーラトランジスタのエミッタ引出用電極（多
結晶珪素膜）はエミッタ開口で形成された段差形状に沿
って形成される。このエミッタ開口で形成される段差形
状はベース引出用電極の膜厚及び分離用絶縁膜の膜厚に
相当する。エミッタ引出用電極を形成する多結晶珪素膜
は、前述のようにＣＶＤ法で堆積されるので、平坦部、
段差部の夫々にほぼ均一な膜厚で形成される。つまり、
この多結晶珪素膜は、エミッタ開口の中央の平坦部に比
べて、エミッタ開口の周辺の段差部の膜厚が実効的に厚
く形成される。この実効的に厚く形成された多結晶珪素
膜に導入されるＡｓの不純物濃度は、ｐ型ベース領域の
主面からの距離が同一の場合、エミッタ開口の中央の平
坦部に比べて低下する。また、言換すれば、実効的に厚
く形成された多結晶珪素膜に導入されたＡｓの不純物濃
度の最大値の位置は、エミッタ開口の中央の平坦部に比
べて、ｐ型ベース領域の主面から離隔される。
結晶珪素膜）はエミッタ開口で形成された段差形状に沿
って形成される。このエミッタ開口で形成される段差形
状はベース引出用電極の膜厚及び分離用絶縁膜の膜厚に
相当する。エミッタ引出用電極を形成する多結晶珪素膜
は、前述のようにＣＶＤ法で堆積されるので、平坦部、
段差部の夫々にほぼ均一な膜厚で形成される。つまり、
この多結晶珪素膜は、エミッタ開口の中央の平坦部に比
べて、エミッタ開口の周辺の段差部の膜厚が実効的に厚
く形成される。この実効的に厚く形成された多結晶珪素
膜に導入されるＡｓの不純物濃度は、ｐ型ベース領域の
主面からの距離が同一の場合、エミッタ開口の中央の平
坦部に比べて低下する。また、言換すれば、実効的に厚
く形成された多結晶珪素膜に導入されたＡｓの不純物濃
度の最大値の位置は、エミッタ開口の中央の平坦部に比
べて、ｐ型ベース領域の主面から離隔される。
このため、前記多結晶珪素膜の中央の平坦部からｐ型ベ
ース領域の主面部に拡散されるＡｓに比べて、周辺の段
差部からｐ型ベース領域の主面部に拡散されるＡｓの不
純物濃度が低く、又Ａｓの拡散距離が長くなる。つまり
、Ｐ型ベース領域の主面部において、エミッタ開口の外
周までＡｓが拡散されず、又Ａｓが拡散されてもｐ型ベ
ース領域を反転させる充分な不純物濃度を得ることがで
きない、このため、エミッタ開口で規定された領域内に
ｎ型エミッタ領域を形成しても、このエミッタ開口内に
おいてエミッタ領域の周囲にｐ型ベース領域が存在する
ので、エミッタ引出用電極、ｐ型ベース領域の夫々が短
絡するという問題があった。この短絡は、半導体集積回
路装置の製造上の歩留りを低下させ、又半導体集積回路
装置の電気的信頼性を低下させる。
ース領域の主面部に拡散されるＡｓに比べて、周辺の段
差部からｐ型ベース領域の主面部に拡散されるＡｓの不
純物濃度が低く、又Ａｓの拡散距離が長くなる。つまり
、Ｐ型ベース領域の主面部において、エミッタ開口の外
周までＡｓが拡散されず、又Ａｓが拡散されてもｐ型ベ
ース領域を反転させる充分な不純物濃度を得ることがで
きない、このため、エミッタ開口で規定された領域内に
ｎ型エミッタ領域を形成しても、このエミッタ開口内に
おいてエミッタ領域の周囲にｐ型ベース領域が存在する
ので、エミッタ引出用電極、ｐ型ベース領域の夫々が短
絡するという問題があった。この短絡は、半導体集積回
路装置の製造上の歩留りを低下させ、又半導体集積回路
装置の電気的信頼性を低下させる。
特に、このような問題点は高集積化につれて顕著に現わ
れる。バイポーラトランジスタのエミッタ開口は比例縮
小剤に基づきサイズが縮小される傾向にあるが、エミッ
タ引出用電極である多結晶珪素膜は比例縮小剤に逆行し
相対的に膜厚が厚くなる傾向にある。つまり、多結晶珪
素膜は、イオン打込み法で導入される不純物のｐ型ベー
ス領域への突き抜は防止や、洗浄時の削れ量、シリサイ
ド時の食われ量等を考慮し、最低約１００〜１５０［ｎ
ｍ］程度の膜厚を確保する必要がある。
れる。バイポーラトランジスタのエミッタ開口は比例縮
小剤に基づきサイズが縮小される傾向にあるが、エミッ
タ引出用電極である多結晶珪素膜は比例縮小剤に逆行し
相対的に膜厚が厚くなる傾向にある。つまり、多結晶珪
素膜は、イオン打込み法で導入される不純物のｐ型ベー
ス領域への突き抜は防止や、洗浄時の削れ量、シリサイ
ド時の食われ量等を考慮し、最低約１００〜１５０［ｎ
ｍ］程度の膜厚を確保する必要がある。
また、前述の問題点である短絡は、ドライブイン拡散法
において、熱処理温度を高くしかつ熱処理時間を長くす
ることにより防止することができる。しかしながら、前
記高温の熱処理及び長時間の熱処理は、エミッタ領域の
接合深さを深くシ。
において、熱処理温度を高くしかつ熱処理時間を長くす
ることにより防止することができる。しかしながら、前
記高温の熱処理及び長時間の熱処理は、エミッタ領域の
接合深さを深くシ。
バイポーラトランジスタの高周波数特性又は高集積化を
実現することができないという問題がある。
実現することができないという問題がある。
本発明の目的は、自己整合型バイポーラトランジスタを
有する半導体集積回路装置において、製造上の歩留りを
向上することが可能な技術を提供することにある。
有する半導体集積回路装置において、製造上の歩留りを
向上することが可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置の電気的
信頼性を向上することが可能な技術を提供することにあ
る。
信頼性を向上することが可能な技術を提供することにあ
る。
本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の高周波数特性又は集積度を向上す
ることが可能な技術を提供することにある。
半導体集積回路装置の高周波数特性又は集積度を向上す
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
ベース引出用電極の側壁で周囲を囲まれた領域内に形成
されたエミッタ開口を通して、基板の主面部に形成され
たエミッタ領域にエミッタ引出用電極を接続する自己整
合型バイポーラトランジスタを有する半導体集積回路装
置の製造方法において、前記基板のエミッタ開口内の主
面上にのみ選択的に珪素膜を形成する工程と、この珪素
膜中にイオン打込み法で不純物を導入し、この不純物を
基板の主面部に拡散することにより前記エミッタ領域を
形成する工程と、このエミッタ領域に前記珪素膜を介在
させて前記エミッタ引出用電極を接続する工程とを備え
る。
されたエミッタ開口を通して、基板の主面部に形成され
たエミッタ領域にエミッタ引出用電極を接続する自己整
合型バイポーラトランジスタを有する半導体集積回路装
置の製造方法において、前記基板のエミッタ開口内の主
面上にのみ選択的に珪素膜を形成する工程と、この珪素
膜中にイオン打込み法で不純物を導入し、この不純物を
基板の主面部に拡散することにより前記エミッタ領域を
形成する工程と、このエミッタ領域に前記珪素膜を介在
させて前記エミッタ引出用電極を接続する工程とを備え
る。
前記基板のエミッタ開口内の主面上の珪素膜は選択ＣＶ
Ｄ法により堆積される。
Ｄ法により堆積される。
また、前記基板のエミッタ開口内の主面上の珪素膜は、
前記基板のエミッタ開口で規定された領域内の主面部に
エツチングに選択性を持たせる不鈍物を導入し、この不
純物が導入された基板の主面上を含む基板全面に珪素膜
を堆積し、この珪素膜の前記エミッタ開口内の一部分に
前記基板の主面部に導入された不純物を湧き上げ、この
珪素膜の一部分を他の部分に比べて高い不純物濃度に形
成し、この珪素膜の不純物濃度の差に基づき、珪素膜の
低い不純物濃度の他の部分をエツチングで除去すること
により形成される。
前記基板のエミッタ開口で規定された領域内の主面部に
エツチングに選択性を持たせる不鈍物を導入し、この不
純物が導入された基板の主面上を含む基板全面に珪素膜
を堆積し、この珪素膜の前記エミッタ開口内の一部分に
前記基板の主面部に導入された不純物を湧き上げ、この
珪素膜の一部分を他の部分に比べて高い不純物濃度に形
成し、この珪素膜の不純物濃度の差に基づき、珪素膜の
低い不純物濃度の他の部分をエツチングで除去すること
により形成される。
上述した手段によれば、前記エミッタ開口内の基板の主
面上に前記珪素膜を均一な膜厚で形成することができ、
この珪素膜中に前記エミッタ開口の中央部、周辺部の夫
々において実質的に等しい不純物濃度分布で不純物を導
入することができるので、前記エミッタ開口の中央部、
周辺部の夫々において前記珪素膜から基板の主面部に均
一に不純物を拡散し、この不純物をエミッタ開口よりも
外側まで拡散しかつ不純物濃度を高めて、エミッタ領域
を形成することができる。この結果、前記エミッタ開口
を通して、前記バイポーラトランジスタのベース領域、
前記エミッタ引出用電極の夫々の短絡を防止できるので
、半導体集積回路装置の製造上の歩留りを向上すること
ができる。また、前記バイポーラトランジスタのベース
領域、エミッタ引出用電極の夫々の短絡を防止できるの
で、半導体集積回路装置の電気的信頼性を向上すること
ができる。
面上に前記珪素膜を均一な膜厚で形成することができ、
この珪素膜中に前記エミッタ開口の中央部、周辺部の夫
々において実質的に等しい不純物濃度分布で不純物を導
入することができるので、前記エミッタ開口の中央部、
周辺部の夫々において前記珪素膜から基板の主面部に均
一に不純物を拡散し、この不純物をエミッタ開口よりも
外側まで拡散しかつ不純物濃度を高めて、エミッタ領域
を形成することができる。この結果、前記エミッタ開口
を通して、前記バイポーラトランジスタのベース領域、
前記エミッタ引出用電極の夫々の短絡を防止できるので
、半導体集積回路装置の製造上の歩留りを向上すること
ができる。また、前記バイポーラトランジスタのベース
領域、エミッタ引出用電極の夫々の短絡を防止できるの
で、半導体集積回路装置の電気的信頼性を向上すること
ができる。
また、前記エミッタ領域を形成する不純物の面記エミッ
タ開口の周辺部での拡散距離及び不純物濃度を増加でき
るので、熱処理温度を低下或は熱処理時間を短縮し、エ
ミッタ領域、ベース領域の夫々の接合深さを浅く形成す
ることができる。この結果、バイポーラトランジスタの
周波数特性を向上又はバイポーラトランジスタの占有面
積を低減することができる。
タ開口の周辺部での拡散距離及び不純物濃度を増加でき
るので、熱処理温度を低下或は熱処理時間を短縮し、エ
ミッタ領域、ベース領域の夫々の接合深さを浅く形成す
ることができる。この結果、バイポーラトランジスタの
周波数特性を向上又はバイポーラトランジスタの占有面
積を低減することができる。
以下、本発明の構成について、５ＥＰＴで形成された自
己整合型バイポーラトランジスタを有する半導体集積回
路装置に本発明を適用した一実施例とともに説明する。
己整合型バイポーラトランジスタを有する半導体集積回
路装置に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
（実施例■）
本発明の実施例Ｉであるバイポーラトランジスタの構成
を第２図（要部断面図）及び第１図（部分拡大断面図）
で示す。
を第２図（要部断面図）及び第１図（部分拡大断面図）
で示す。
第２図に示すように、バイポーラトランジスタは単結晶
珪素からなるｐ°型半導体基板１の活性領域の主面に構
成される。バイポーラトランジスタは、ｐ−型半導体基
板１、ｐ°型半導体領域４及び素子分離用絶縁膜５で構
成される素子分離領域で周囲を規定され、他の領域と電
気的に分離される。
珪素からなるｐ°型半導体基板１の活性領域の主面に構
成される。バイポーラトランジスタは、ｐ−型半導体基
板１、ｐ°型半導体領域４及び素子分離用絶縁膜５で構
成される素子分離領域で周囲を規定され、他の領域と電
気的に分離される。
ｐ°型半導体領域４はｐ−型半導体基板１の非活性領域
の主面部に設けられる。素子分離用絶縁膜５はｐ−型半
導体基板１の非活性領域の主面上に設けられる。
の主面部に設けられる。素子分離用絶縁膜５はｐ−型半
導体基板１の非活性領域の主面上に設けられる。
バイポーラトランジスタはｎ型コレクタ領域。
ｐ型ベース領域及びｎ型エミッタ領域からなるｎｐｎ型
の縦型で構成される。
の縦型で構成される。
ｎ型コレクタ領域は埋込型のｎ°型半導体領域２、コレ
クタ電位引上げ用のｄ型半導体領域６及びｎ型エピタキ
シャル層３で構成される。埋込型のｒｌ。
クタ電位引上げ用のｄ型半導体領域６及びｎ型エピタキ
シャル層３で構成される。埋込型のｒｌ。
型半導体領域２は、バイポーラトランジスタ形成領域に
おいて、ｐ−型半導体基板１とｎ−型エピタキシャル層
３との間に構成される。コレクタ電位弓上げ用ｎ°型半
導体領域６はイ型エピタキシャル層３の主面部に構成さ
れ、その底部分が埋込型のｎ゛型半導体領域２に接触さ
れる。１型工ピタキシヤル層３はＰ−型半導体基板１の
主面上に構成される（成長させる）。
おいて、ｐ−型半導体基板１とｎ−型エピタキシャル層
３との間に構成される。コレクタ電位弓上げ用ｎ°型半
導体領域６はイ型エピタキシャル層３の主面部に構成さ
れ、その底部分が埋込型のｎ゛型半導体領域２に接触さ
れる。１型工ピタキシヤル層３はＰ−型半導体基板１の
主面上に構成される（成長させる）。
ｎ型コレクタ領域のうち、コレクタ電位引上げ用のゴ型
半導体領域６には層間絶縁膜１９に形成された接続孔２
０を通して配線２１が接続される。配線２１は例えばア
ルミニウム合金膜で形成される。このアルミニウム合金
膜はＣｕ、又はＣｕ及びＳｌが添加されたアルミニウム
膜である。Ｃｕは耐マイグレーシヨン耐圧を向上する作
用がある。Ｓｉはアロイスパイク現象を低減する作用が
ある。前記配線２１とコレクタ電位引上げ用ｎ°型半導
体装置（Ｓｉ）６との間にはＰｔＳｉ膜、ＴｉＮ膜等の
金属膜が介在される。
半導体領域６には層間絶縁膜１９に形成された接続孔２
０を通して配線２１が接続される。配線２１は例えばア
ルミニウム合金膜で形成される。このアルミニウム合金
膜はＣｕ、又はＣｕ及びＳｌが添加されたアルミニウム
膜である。Ｃｕは耐マイグレーシヨン耐圧を向上する作
用がある。Ｓｉはアロイスパイク現象を低減する作用が
ある。前記配線２１とコレクタ電位引上げ用ｎ°型半導
体装置（Ｓｉ）６との間にはＰｔＳｉ膜、ＴｉＮ膜等の
金属膜が介在される。
ｐ型ベース領域は、第１図及び第２図に示すように、ｐ
°型半導体領域１０及びｐ型半導体領域１１で構成され
る。ｐ°型半導体領域１０はグラフトベース領域として
使用される。Ｐ型半導体領域１１は真性ベース領域とし
て使用される。ｐ°型半導体領域１０、ｐ型半導体領域
１１の夫々は１型工ピタキシヤル層３の主面部に構成さ
れる。
°型半導体領域１０及びｐ型半導体領域１１で構成され
る。ｐ°型半導体領域１０はグラフトベース領域として
使用される。Ｐ型半導体領域１１は真性ベース領域とし
て使用される。ｐ°型半導体領域１０、ｐ型半導体領域
１１の夫々は１型工ピタキシヤル層３の主面部に構成さ
れる。
ｐ型ベース領域のうち、グラフトベース領域であるｐ゛
型半導体領域１０には層間絶縁膜７に形成されたベース
開口８を通して層間絶縁膜７上に延在するベース引出用
電極９の一端部が接続される。
型半導体領域１０には層間絶縁膜７に形成されたベース
開口８を通して層間絶縁膜７上に延在するベース引出用
電極９の一端部が接続される。
ベース引出用電極９はＣＶＤ法で堆積させた多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物が導入される。ベース引出用電極９のエミッ
タ開口１５の領域を規定する一端の位置はｐ°型半導体
領域１０から湧き上げられたＰ型不純物の拡散距離で規
定される。つまり、ベース引出用電極９の一端の位置は
ｐ゛型半導体領域１０に対して自己整合で形成される。
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物が導入される。ベース引出用電極９のエミッ
タ開口１５の領域を規定する一端の位置はｐ°型半導体
領域１０から湧き上げられたＰ型不純物の拡散距離で規
定される。つまり、ベース引出用電極９の一端の位置は
ｐ゛型半導体領域１０に対して自己整合で形成される。
ベース引出用電極９は、その平面形状を図示しないが、
一端部でエミッタ開口１５の周囲を取り囲みその周囲を
規定するように構成される。ベース引出用電極９の他端
部は１層間絶縁膜１９に形成された接続孔２０を通して
配線２１に接続される。この配線２１は前記配８２１と
同一導電層で形成される。
一端部でエミッタ開口１５の周囲を取り囲みその周囲を
規定するように構成される。ベース引出用電極９の他端
部は１層間絶縁膜１９に形成された接続孔２０を通して
配線２１に接続される。この配線２１は前記配８２１と
同一導電層で形成される。
ｎ型エミッタ領域はｎ°型半導体領域１７で構成される
。イ型半導体領域１７は真性ベース領域であるｐ型半導
体領域１１の主面部に構成される。このｎ。
。イ型半導体領域１７は真性ベース領域であるｐ型半導
体領域１１の主面部に構成される。このｎ。
型半導体領域１７はドライブイン拡散法により形成され
ている。つまり、ｎ°型半導体領域１７は、不純物拡散
源としての珪素膜１６にｎ型不純物を導入し、このｎ型
不純物をｐ型半導体領域１１の主面部に拡散することに
より形成される。珪素膜１６は、ゴ型半導体領域１７の
主面上（その形成前においてはＰ型半導体領域１１の主
面上）において、エミッタ開口１５で周囲を規定された
領域内にのみ選択的に形成される。つまり、この珪素膜
１６は、エミッタ開口１５の中央部、周辺部の夫々にお
いて、均一な膜厚で形成される。珪素膜１６は例えば選
択ＣＶＤ法で堆積した多結晶珪素膜（単結晶珪素膜や非
晶質珪素膜でもよい）で形成される。この多結晶珪素膜
は、堆積時においてｎ型不純物が導入されていない所謂
ノンドープドポリシリコンで形成され、ドライブイン拡
散前にｎ型不純物を導入する。このｎ型不純物は、前述
のようにｎ°型半導体領域１７を形成すると共に、珪素
膜１６の導電性を得るために導入される。ｎ型不純物が
導入され導電性を得た珪素膜１６はエミッタ引出用電極
１８の一部として使用される。なお、この不純物拡散源
としての珪素膜１６を使用するドライブイン拡散法につ
いては後に詳述する。
ている。つまり、ｎ°型半導体領域１７は、不純物拡散
源としての珪素膜１６にｎ型不純物を導入し、このｎ型
不純物をｐ型半導体領域１１の主面部に拡散することに
より形成される。珪素膜１６は、ゴ型半導体領域１７の
主面上（その形成前においてはＰ型半導体領域１１の主
面上）において、エミッタ開口１５で周囲を規定された
領域内にのみ選択的に形成される。つまり、この珪素膜
１６は、エミッタ開口１５の中央部、周辺部の夫々にお
いて、均一な膜厚で形成される。珪素膜１６は例えば選
択ＣＶＤ法で堆積した多結晶珪素膜（単結晶珪素膜や非
晶質珪素膜でもよい）で形成される。この多結晶珪素膜
は、堆積時においてｎ型不純物が導入されていない所謂
ノンドープドポリシリコンで形成され、ドライブイン拡
散前にｎ型不純物を導入する。このｎ型不純物は、前述
のようにｎ°型半導体領域１７を形成すると共に、珪素
膜１６の導電性を得るために導入される。ｎ型不純物が
導入され導電性を得た珪素膜１６はエミッタ引出用電極
１８の一部として使用される。なお、この不純物拡散源
としての珪素膜１６を使用するドライブイン拡散法につ
いては後に詳述する。
ｎ型エミッタ領域であるゴ型半導体領域１７には、前述
の珪素膜１６を介在させ、エミッタ開口１５を通してエ
ミッタ引出用電極１８が接続される。エミッタ開口１５
はベース引出用電極９の一端側にその表面に形成された
分離用絶縁膜１４を介在させて規定された領域内に形成
される。分離用絶縁膜１４は、層間絶縁膜１２に形成さ
れた開口１３内において、ベース引出用電極（多結晶珪
素膜）９の表面に熱酸化処理を施して形成される酸化珪
素膜で形成される。
の珪素膜１６を介在させ、エミッタ開口１５を通してエ
ミッタ引出用電極１８が接続される。エミッタ開口１５
はベース引出用電極９の一端側にその表面に形成された
分離用絶縁膜１４を介在させて規定された領域内に形成
される。分離用絶縁膜１４は、層間絶縁膜１２に形成さ
れた開口１３内において、ベース引出用電極（多結晶珪
素膜）９の表面に熱酸化処理を施して形成される酸化珪
素膜で形成される。
つまり、エミッタ開口１５はベース引出用電極９に対し
て自己整合で形成される。この結果、前記エミッタ引出
用電極１８はベース引出用電極９に対して自己整合で形
成される。エミッタ引出用電極１８はＣＶＤ法で堆積さ
せた多結晶珪素膜で形成され。
て自己整合で形成される。この結果、前記エミッタ引出
用電極１８はベース引出用電極９に対して自己整合で形
成される。エミッタ引出用電極１８はＣＶＤ法で堆積さ
せた多結晶珪素膜で形成され。
この多結晶珪素膜には抵抗値を低減するｎ型不純物が導
入される。このエミッタ引出用電極１８はｍ開維縁膜１
９に形成された接続孔２０を通して配線２１に接続され
る。
入される。このエミッタ引出用電極１８はｍ開維縁膜１
９に形成された接続孔２０を通して配線２１に接続され
る。
次に、前述のバイポーラトランジスタの製造方法につい
て、第３図乃至第１８図（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。
て、第３図乃至第１８図（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。
まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。
る。
次に、バイポーラトランジスタの形成領域において、ｐ
−型半導体基板１の主面部にｎ型不純物を選択的に導入
する。
−型半導体基板１の主面部にｎ型不純物を選択的に導入
する。
次に、第３図に示すように、ｐ−型半導体基板１の主面
上にπ型エピタキシャル層３を成長させる。
上にπ型エピタキシャル層３を成長させる。
このざ型エピタキシャル層３の成長により、前記導入さ
れたｎ型不純物がｐ”型半導体基板１の主面部、に型エ
ピタキシャル層３の夫々に拡散され、埋込型のｎ°型半
導体領域２が形成される。
れたｎ型不純物がｐ”型半導体基板１の主面部、に型エ
ピタキシャル層３の夫々に拡散され、埋込型のｎ°型半
導体領域２が形成される。
次に、ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレク
タ領域の夫々の形成領域（活性領域）において、ｎ−型
エピタキシャル層３の主面上に絶縁膜５Ａ、マスク３０
の夫々を順次形成する。絶縁膜５Ａはに型エピタキシャ
ル層３の表面に熱酸化処理を施して形成された酸化珪素
膜で形成される。マスク３０は、エツチングマスク、耐
酸化マスクの夫々として使用するので、例えばＣＶＤ法
で堆積した窒化珪素膜を使用する。
タ領域の夫々の形成領域（活性領域）において、ｎ−型
エピタキシャル層３の主面上に絶縁膜５Ａ、マスク３０
の夫々を順次形成する。絶縁膜５Ａはに型エピタキシャ
ル層３の表面に熱酸化処理を施して形成された酸化珪素
膜で形成される。マスク３０は、エツチングマスク、耐
酸化マスクの夫々として使用するので、例えばＣＶＤ法
で堆積した窒化珪素膜を使用する。
次に、第４図に示すように、マスク３０を使用し、ゴ型
エピタキシャル層３の非活性領域の主面を若干エツチン
グにより除去し、溝部３Ａを形成する。
エピタキシャル層３の非活性領域の主面を若干エツチン
グにより除去し、溝部３Ａを形成する。
この溝部３Ａは素子分離領域の素子分離用絶縁膜（５）
を形成する際の熱酸化量を低減するために形成される。
を形成する際の熱酸化量を低減するために形成される。
次に、素子分離領域（非活性領域）において、ｎ−型エ
ピタキシャル層３（及びｐ−型半導体基板１）の主面部
にｎ型不純物を導入する。
ピタキシャル層３（及びｐ−型半導体基板１）の主面部
にｎ型不純物を導入する。
次に、第５図に示すように、前記マスク３０を使用し、
１型工ピタキシヤル層３の非活性領域の溝部３Ａ部分の
主面に熱酸化処理を施し、素子分離用絶縁膜５を形成す
る。この素子分離用絶縁膜５を形成することにより、前
記導入されたｎ型不純物に引き伸し拡散が施され、ｆ型
半導体領域４が形成される。
１型工ピタキシヤル層３の非活性領域の溝部３Ａ部分の
主面に熱酸化処理を施し、素子分離用絶縁膜５を形成す
る。この素子分離用絶縁膜５を形成することにより、前
記導入されたｎ型不純物に引き伸し拡散が施され、ｆ型
半導体領域４が形成される。
次に、前記マスク３０を除去する。そして、第６図に示
すように、ｎ型コレクタ領域の形成領域において、に型
エピタキシャル層３の主面部にコレクタ電位引上げ用の
ゴ型半導体領域６を形成する。
すように、ｎ型コレクタ領域の形成領域において、に型
エピタキシャル層３の主面部にコレクタ電位引上げ用の
ゴ型半導体領域６を形成する。
コレクタ電位引上げ用ｎ°型半導体領域６は、ｎ型不純
物をイオン打込み法で導入し、このｎ型不純物を活性化
することにより形成される。
物をイオン打込み法で導入し、このｎ型不純物を活性化
することにより形成される。
次に、素子分離用槽Ｒ股５上及び絶縁膜５Ａ上を含む基
板全面に層間絶縁膜７、多結晶珪素膜９Ａ、マスク３１
．マスク３２の夫々を順次積層する。
板全面に層間絶縁膜７、多結晶珪素膜９Ａ、マスク３１
．マスク３２の夫々を順次積層する。
層間絶縁膜７は多結晶珪素膜や酸化珪素膜に対してエツ
チング選択性を有しかつ不純物導入用マスクとして使用
される。層間絶縁膜７は例えばＣＶＤ法で堆積させた窒
化珪素膜を使用する。多結晶珪素膜９Ａは、ＣＶＤ法で
堆積させ１例えば１５０〜２５０ ［ｎｍ１程度の膜厚
で形成される。この多結晶珪素膜９Ａは抵抗値を低減す
る不純物を導入していない所謂ノンドープドポリシリコ
ンで形成される。マスク３１は例えばＣＶＤ法で堆積し
た酸化珪素膜で形成される。マスク３２は例えばＣＶＤ
法で堆積した窒化珪素膜で形成される。
チング選択性を有しかつ不純物導入用マスクとして使用
される。層間絶縁膜７は例えばＣＶＤ法で堆積させた窒
化珪素膜を使用する。多結晶珪素膜９Ａは、ＣＶＤ法で
堆積させ１例えば１５０〜２５０ ［ｎｍ１程度の膜厚
で形成される。この多結晶珪素膜９Ａは抵抗値を低減す
る不純物を導入していない所謂ノンドープドポリシリコ
ンで形成される。マスク３１は例えばＣＶＤ法で堆積し
た酸化珪素膜で形成される。マスク３２は例えばＣＶＤ
法で堆積した窒化珪素膜で形成される。
次に、ｎ型エミッタ領域の形成領域において、マスク３
２上にマスク３３を形成する。マスク３３は。
２上にマスク３３を形成する。マスク３３は。
エツチングマスク及び不純物導入用マスクとして使用さ
れ、例えばフォトレジスト膜で形成される。
れ、例えばフォトレジスト膜で形成される。
次に、前記マスク３３を使用し、それ以外の領域のマス
ク３２を除去する。そして、第７図に示すように、主に
マスク３３を使用し、マスク３１を通した多結晶珪素膜
９Ａ中にｎ型不純物を導入し、ｐ型の多結晶珪素膜９Ｂ
を形成する。この多結晶珪素膜９Ｂはベース引出用電極
（９）の一部を構成する。
ク３２を除去する。そして、第７図に示すように、主に
マスク３３を使用し、マスク３１を通した多結晶珪素膜
９Ａ中にｎ型不純物を導入し、ｐ型の多結晶珪素膜９Ｂ
を形成する。この多結晶珪素膜９Ｂはベース引出用電極
（９）の一部を構成する。
前記ｎ型不純物はイオン打込み法で導入する。
次に、前記マスク３３を除去する。そして、マスク３３
でパターンニングされたマスク３２を使用し、それ以外
の領域のマスク３１をエツチングにより除去すると共に
、マスク３２端の下部のマスク３１をサイドエツチング
し、残存する多結晶珪素膜９Ａの一部分を露出させる。
でパターンニングされたマスク３２を使用し、それ以外
の領域のマスク３１をエツチングにより除去すると共に
、マスク３２端の下部のマスク３１をサイドエツチング
し、残存する多結晶珪素膜９Ａの一部分を露出させる。
この後、前記マスク３２を除去する。
次に、第８図に示すように、マスク３１及び多結晶珪素
１５９Ｂを使用し、前記マスク３１のサイドエツチング
で露出させた多結晶珪素膜９Ａの一部分をエツチングに
より除去し、開口９Ｃを形成する。
１５９Ｂを使用し、前記マスク３１のサイドエツチング
で露出させた多結晶珪素膜９Ａの一部分をエツチングに
より除去し、開口９Ｃを形成する。
このエツチングは等方性エツチング例えばヒドラジンを
使用する。開口９Ｃはマスク３１のサイドエツチング量
及び多結晶珪素膜９Ａのエツチング量で規定される微細
な寸法で形成される。
使用する。開口９Ｃはマスク３１のサイドエツチング量
及び多結晶珪素膜９Ａのエツチング量で規定される微細
な寸法で形成される。
次に、前記マスク３１を除去する。そして、多結晶珪素
１９Ａ及び９Ｂを用い、開口９Ｃから露出する層間絶縁
膜フをエツチングにより除去する。
１９Ａ及び９Ｂを用い、開口９Ｃから露出する層間絶縁
膜フをエツチングにより除去する。
この後、残存する多結晶珪素膜９Ａを選択的に除去する
。
。
次に、前記多結晶珪素膜９Ｂ、層間絶縁膜７の夫々を不
純物導入マスクとして使用し、ｐ型ベース領域を形成す
る。Ｐ型ベース領域は、この工程順に限定されないが、
真性ベース領域であるｐ型半導体領域１１を形成した後
に、グラフトベース領域であるｐ°型半導体領域１０を
形成する。真性ベース領域であるｐ型半導体領域１１は
、多結晶珪素膜９Ｂを不純物導入マスクとして使用し、
層間絶縁膜フ、絶縁膜５Ａの夫々を通したに型エピタキ
シャル層３の主面部にｐ型不純物を導入することにより
形成される。このｐ型不純物は、例えば１゜” ［ａｔ
ｏｍｓ／ ａａ”］程度のＢを使用し、３０［ＫｅＶ］
程度のエネルギのイオン打込み法で導入される。
純物導入マスクとして使用し、ｐ型ベース領域を形成す
る。Ｐ型ベース領域は、この工程順に限定されないが、
真性ベース領域であるｐ型半導体領域１１を形成した後
に、グラフトベース領域であるｐ°型半導体領域１０を
形成する。真性ベース領域であるｐ型半導体領域１１は
、多結晶珪素膜９Ｂを不純物導入マスクとして使用し、
層間絶縁膜フ、絶縁膜５Ａの夫々を通したに型エピタキ
シャル層３の主面部にｐ型不純物を導入することにより
形成される。このｐ型不純物は、例えば１゜” ［ａｔ
ｏｍｓ／ ａａ”］程度のＢを使用し、３０［ＫｅＶ］
程度のエネルギのイオン打込み法で導入される。
このｐ型不純物はグラフトベース領域の形成領域にも導
入される。グラフトベース領域であるＰ°型半導体領域
１０は、多結晶珪素膜９Ｂ及び層間絶縁膜７を不純物導
入マスクとして使用し、絶９１５Ａを通したｎ−型エピ
タキシャル層３の主面部にｐ型不純物を導入することに
より形成される。このＰ型不純物は、例えば１０ ”
［ａｔｏｍｓ／ ａｍ”］程度のＢＦ２ を使用し、３
０［ＫｅＶ］程度のエネルギのイオン打込み法で導入さ
れる。ｐ型不純物は真性ベース領域の形成領域において
は導入されない。
入される。グラフトベース領域であるＰ°型半導体領域
１０は、多結晶珪素膜９Ｂ及び層間絶縁膜７を不純物導
入マスクとして使用し、絶９１５Ａを通したｎ−型エピ
タキシャル層３の主面部にｐ型不純物を導入することに
より形成される。このＰ型不純物は、例えば１０ ”
［ａｔｏｍｓ／ ａｍ”］程度のＢＦ２ を使用し、３
０［ＫｅＶ］程度のエネルギのイオン打込み法で導入さ
れる。ｐ型不純物は真性ベース領域の形成領域において
は導入されない。
このグラフトベース領域であるｐ°型半導体領域１０は
前記真性ベース領域であるｐ型半導体領域１１に対して
自己整合で形成される。
前記真性ベース領域であるｐ型半導体領域１１に対して
自己整合で形成される。
次に、第９図に示すように、前記多結晶珪素膜９Ｂ及び
居間絶縁膜フを用い、それらから露出する絶縁膜５Ａを
除去してベース開口８を形成する。
居間絶縁膜フを用い、それらから露出する絶縁膜５Ａを
除去してベース開口８を形成する。
次に、前記ベース関口８を通したｐ゛型半導体領域（グ
ラフトベース領域）１０上及び多結晶珪素膜９Ｂ上を含
む基板全面に多結晶珪素膜９Ｄを形成する。多結晶珪素
膜９Ｄは、ＣＶＤ法で堆積させ、例えば４００〜６００
［ｎ ｍ］程度の膜厚で形成される。この多結晶珪素ｆ
ｉ９Ｄには抵抗値を低減する不純物が導入されていない
。
ラフトベース領域）１０上及び多結晶珪素膜９Ｂ上を含
む基板全面に多結晶珪素膜９Ｄを形成する。多結晶珪素
膜９Ｄは、ＣＶＤ法で堆積させ、例えば４００〜６００
［ｎ ｍ］程度の膜厚で形成される。この多結晶珪素ｆ
ｉ９Ｄには抵抗値を低減する不純物が導入されていない
。
次に、第１０図に示すように、基板全面に熱処理を施し
、ｐ°型半導体領域１０のｐ型不純物及び多結晶珪素膜
９Ｂのｐ型不純物を多結晶珪素膜９Ｄに拡散してｐ型の
多結晶珪素膜９Ｅを形成する。
、ｐ°型半導体領域１０のｐ型不純物及び多結晶珪素膜
９Ｂのｐ型不純物を多結晶珪素膜９Ｄに拡散してｐ型の
多結晶珪素膜９Ｅを形成する。
前記熱処理は例えば９００〜１０００［’Ｃ］程度の温
度で３０〜５０分行う。眉間絶縁膜７上（ｎ型エミッタ
領域の形成領域上）には多結晶珪素膜９Ｄの一部が残存
される。この多結晶珪素膜９Ｄの残存量は、ｐ°型半導
体領域１０から拡散されるｐ型不純物の湧き上がり量（
拡散距離）で規定され、ｐ。
度で３０〜５０分行う。眉間絶縁膜７上（ｎ型エミッタ
領域の形成領域上）には多結晶珪素膜９Ｄの一部が残存
される。この多結晶珪素膜９Ｄの残存量は、ｐ°型半導
体領域１０から拡散されるｐ型不純物の湧き上がり量（
拡散距離）で規定され、ｐ。
型半導体領域１０に対して自己整合で規定される。
第１９図には、ｐ°型半導体領域１０の接合深さ及びそ
れから多結晶珪素膜９Ｄへ湧き上がる不純物の濃度の熱
処理時間依存性を示す。第１９図に示すように、ｐ°型
半導体領域１０の不純物濃度と多結晶珪素ｒ！Ａ９Ｄに
湧き上がるｐ型不純物の不純物濃度とが平衡状態になる
と、熱処理時間の増加に対して、夫々の不純物濃度分布
はほとんど変動しない。また、同第１９図に示すように
、多結晶珪素膜９Ｄへの不純物の湧き上がりは早い時点
において平衡状態に達する。つまり、ｐ゛型半導体領域
１０のｐｎ接合深さは安定に浅く形成することができ、
しかもＰ゛型半導体領域１０から多結晶珪素膜９Ｄへの
不純物の湧き上がりは短時間で行うことができる。
れから多結晶珪素膜９Ｄへ湧き上がる不純物の濃度の熱
処理時間依存性を示す。第１９図に示すように、ｐ°型
半導体領域１０の不純物濃度と多結晶珪素ｒ！Ａ９Ｄに
湧き上がるｐ型不純物の不純物濃度とが平衡状態になる
と、熱処理時間の増加に対して、夫々の不純物濃度分布
はほとんど変動しない。また、同第１９図に示すように
、多結晶珪素膜９Ｄへの不純物の湧き上がりは早い時点
において平衡状態に達する。つまり、ｐ゛型半導体領域
１０のｐｎ接合深さは安定に浅く形成することができ、
しかもＰ゛型半導体領域１０から多結晶珪素膜９Ｄへの
不純物の湧き上がりは短時間で行うことができる。
次に、第１１図に示すように、前記残存した多結晶珪素
膜９Ｄを選択的に除去し、残存する多結晶珪素膜９Ｂ及
び９Ｅでベース引出用電極９を形成する。この後、第１
２図に示すように、前記ベース引出用電極９に所定のパ
ターンニングを施す。
膜９Ｄを選択的に除去し、残存する多結晶珪素膜９Ｂ及
び９Ｅでベース引出用電極９を形成する。この後、第１
２図に示すように、前記ベース引出用電極９に所定のパ
ターンニングを施す。
次に、ベース引出用電極９上を含む基板全面に眉間絶縁
膜１２．マスク３４の夫々を順次積層する。
膜１２．マスク３４の夫々を順次積層する。
層間絶縁膜１２は例えばＣＶＤ法で堆積させた酸化珪素
膜を使用する。マスク３４は、エツチングマスク及び耐
酸化マスクとして使用するので、例えばＣＶＤ法で堆積
させた窒化珪素膜を使用する。
膜を使用する。マスク３４は、エツチングマスク及び耐
酸化マスクとして使用するので、例えばＣＶＤ法で堆積
させた窒化珪素膜を使用する。
次に、ｎ型エミッタ領域の形成領域において、マスク３
４を部分的に除去し、この後、残存するマスク３４をエ
ツチングマスクとして使用し、層開維＃ＩＥ１１２を部
分的に除去して開口部１３を形成する。
４を部分的に除去し、この後、残存するマスク３４をエ
ツチングマスクとして使用し、層開維＃ＩＥ１１２を部
分的に除去して開口部１３を形成する。
この開口部１３は例えば等方性エツチングで形成される
。開口部１３を形成することにより、ベース引出用電極
９の一端側の一部分が露出される６次に、第１３図に示
すように、前記マスク３４及び前記開口部１３から露出
する層間絶縁膜７を使用し、基板全面に熱酸化処理を施
し、ベース引出用電極９の一端部の表面に分離用絶縁膜
１４を形成する。分離用絶縁膜１４はベース引出用電極
９の表面を酸化して形成した酸化珪素膜で形成される。
。開口部１３を形成することにより、ベース引出用電極
９の一端側の一部分が露出される６次に、第１３図に示
すように、前記マスク３４及び前記開口部１３から露出
する層間絶縁膜７を使用し、基板全面に熱酸化処理を施
し、ベース引出用電極９の一端部の表面に分離用絶縁膜
１４を形成する。分離用絶縁膜１４はベース引出用電極
９の表面を酸化して形成した酸化珪素膜で形成される。
分離用絶縁膜１４は例えば３００〜４００［ｎ ｍ］程
度の膜厚で形成される。
度の膜厚で形成される。
次に、前記マスク３４、層間絶縁膜７の夫々を除去する
。そして、第１４図に示すように、ベース引出用電極９
の表面に形成された分離用絶縁膜１４で規定された領域
内において、ｐ型ベース領域の真性ベース領域であるｐ
型半導体領域１１の主面上の絶縁膜５Ａを除去し、エミ
ッタ開口１５を形成する。
。そして、第１４図に示すように、ベース引出用電極９
の表面に形成された分離用絶縁膜１４で規定された領域
内において、ｐ型ベース領域の真性ベース領域であるｐ
型半導体領域１１の主面上の絶縁膜５Ａを除去し、エミ
ッタ開口１５を形成する。
次に、第１５図に示すように、エミッタ開口１５で規定
された領域内において、このエミッタ開口１５から露出
するｐ型半導体領域（真性ベース領域）１１の主面上に
のみ選択的に珪素膜１６を形成する。
された領域内において、このエミッタ開口１５から露出
するｐ型半導体領域（真性ベース領域）１１の主面上に
のみ選択的に珪素膜１６を形成する。
この珪素膜１６は、前述のように、主にｎ型エミッタ領
域（ｎ″型半導体領域１７）を形成する不純物拡散源及
びエミッタ引出用電極の一部として使用される。珪素膜
１６は例えば５ｉＨ２ＣＱ２−Ｈ２−ＨＣＱ系ガスをソ
ースガスとする選択ＣＶＤ法で堆積する。
域（ｎ″型半導体領域１７）を形成する不純物拡散源及
びエミッタ引出用電極の一部として使用される。珪素膜
１６は例えば５ｉＨ２ＣＱ２−Ｈ２−ＨＣＱ系ガスをソ
ースガスとする選択ＣＶＤ法で堆積する。
つまり、珪素膜１６はエミッタ開口１５内においてｐ型
半導体領域１１の主面上にのみ成長され、珪素膜１６の
エミッタ開口１５の中央部、周辺部の夫々の膜厚は均一
に形成される。この珪素膜１６の堆積条件は例えば約８
００ ［℃］、３０ ［ｔｏｒｒ］であり、この堆積条
件により珪素膜１６は多結晶珪素膜として形成される。
半導体領域１１の主面上にのみ成長され、珪素膜１６の
エミッタ開口１５の中央部、周辺部の夫々の膜厚は均一
に形成される。この珪素膜１６の堆積条件は例えば約８
００ ［℃］、３０ ［ｔｏｒｒ］であり、この堆積条
件により珪素膜１６は多結晶珪素膜として形成される。
この多結晶珪素膜は不純物が導入されていない所謂ノン
ドープドポリシリコンで形成される。多結晶珪素膜は結
晶粒界を有しているので、多結晶珪素膜に導入された不
純物は効率良くｐ型半導体領域１１の主面部に拡散させ
ることができる。
ドープドポリシリコンで形成される。多結晶珪素膜は結
晶粒界を有しているので、多結晶珪素膜に導入された不
純物は効率良くｐ型半導体領域１１の主面部に拡散させ
ることができる。
また、前記選択ＣＶＤ法は成膜温度を上昇しかつ圧力を
低下させることにより単結晶珪素膜を成長させることが
でき、前記珪素膜１６は単結晶珪素膜で形成してもよい
。
低下させることにより単結晶珪素膜を成長させることが
でき、前記珪素膜１６は単結晶珪素膜で形成してもよい
。
前記珪素膜１６は、イオン打込み法で不純物を導入する
際にｐ型半導体領域１１（基板）の主面にダメージを与
えないために、又洗浄工程での削れ量を加算し、１００
［ｎｍｌ程度以上の膜厚で形成される。本実施例の珪素
膜１６は１５０〜２５０［ｎ ｍｌの膜厚で形成される
。また、珪素膜１６は、エミッタ引出用電極の一部とし
てではなくエミッタ引出用電極そのものとして使用する
場合、表面をシリサイド化し約１００［ｎｍ］程度食わ
れるので、少なくとも２００［ｎｍ］程度以上の膜厚で
形成する必要がある。
際にｐ型半導体領域１１（基板）の主面にダメージを与
えないために、又洗浄工程での削れ量を加算し、１００
［ｎｍｌ程度以上の膜厚で形成される。本実施例の珪素
膜１６は１５０〜２５０［ｎ ｍｌの膜厚で形成される
。また、珪素膜１６は、エミッタ引出用電極の一部とし
てではなくエミッタ引出用電極そのものとして使用する
場合、表面をシリサイド化し約１００［ｎｍ］程度食わ
れるので、少なくとも２００［ｎｍ］程度以上の膜厚で
形成する必要がある。
次に、前記珪素膜１６の表面に薄い膜厚の酸化珪素膜（
図示しない）を形成する。酸化珪素膜は１例えば珪素膜
１６の表面に熱酸化処理を施して形成し、１５〜２５［
ｎｍ］ｍｌの膜厚で形成する。この酸化珪素膜は不純物
の導入による重金属汚染の防止やダメージを低減するこ
とができる。
図示しない）を形成する。酸化珪素膜は１例えば珪素膜
１６の表面に熱酸化処理を施して形成し、１５〜２５［
ｎｍ］ｍｌの膜厚で形成する。この酸化珪素膜は不純物
の導入による重金属汚染の防止やダメージを低減するこ
とができる。
次に、第１６図に示すように、少なくとも前記珪素膜１
６中にｎ型不純物１７ｎを導入する。ｎ型不純物１７ｎ
の導入に際しては分離用絶縁膜１４及び層間絶縁膜１２
を不純物導入マスクとして又はフォトレジスト膜を形成
しこれを不純物導入マスクとして使用する。前記ｎ型不
純物１７ｎは、例えば１゜” ［ａｔｏｍｓ／ Ｃ１ｌ
”：］程度のＡｓを使用し、５０〜８０［Ｋ ｅ Ｖ］
程度のエネルギのイオン打込み法で導入される。この打
込み条件によれば、珪素膜１６の表面から約５０［ｎ
ｍ］程度の深さの位置に不純物濃度の最大値（ピーク値
）を得ることができる。ｎ型不純物１７ｎは、前記珪素
膜１６のエミッタ開口１５の中央部、周辺部の夫々の膜
厚が均一に形成されるので、エミッタ開口１５の中央部
、周辺部の夫々の不純物濃度分布を均一に形成すること
ができる。
６中にｎ型不純物１７ｎを導入する。ｎ型不純物１７ｎ
の導入に際しては分離用絶縁膜１４及び層間絶縁膜１２
を不純物導入マスクとして又はフォトレジスト膜を形成
しこれを不純物導入マスクとして使用する。前記ｎ型不
純物１７ｎは、例えば１゜” ［ａｔｏｍｓ／ Ｃ１ｌ
”：］程度のＡｓを使用し、５０〜８０［Ｋ ｅ Ｖ］
程度のエネルギのイオン打込み法で導入される。この打
込み条件によれば、珪素膜１６の表面から約５０［ｎ
ｍ］程度の深さの位置に不純物濃度の最大値（ピーク値
）を得ることができる。ｎ型不純物１７ｎは、前記珪素
膜１６のエミッタ開口１５の中央部、周辺部の夫々の膜
厚が均一に形成されるので、エミッタ開口１５の中央部
、周辺部の夫々の不純物濃度分布を均一に形成すること
ができる。
次に、第１７図に示すように、ドライブイン拡散法によ
り、前記珪素膜１６に導入されたｎ型不純物１７ｎをｐ
型半導体領域１１の主面部に拡散し、ｎ型エミッタ領域
であるｎ°型半導体領域１７を形成する。このドライブ
イン拡散法は例えば９００〜１ｏＯＯ［℃］の温度で４
０〜６０分行う。
り、前記珪素膜１６に導入されたｎ型不純物１７ｎをｐ
型半導体領域１１の主面部に拡散し、ｎ型エミッタ領域
であるｎ°型半導体領域１７を形成する。このドライブ
イン拡散法は例えば９００〜１ｏＯＯ［℃］の温度で４
０〜６０分行う。
第２０図には、珪素膜１６に導入されたｎ型不純物１７
ｎの不純物濃度及び珪素膜１６からドライブイン拡散さ
れたｎ°型半導体領域１７の接合深さの熱処理時間依存
性を示す。第２０図に示すように、珪素膜１６の不純物
濃度とｐ型半導体領域１１にドライブイン拡散されるｎ
゛型半導体領域１７とが平衡状態になると、熱処理時間
や熱処理温度の増加に対して、夫々の不純物濃度分布は
ほとんど変動しない。
ｎの不純物濃度及び珪素膜１６からドライブイン拡散さ
れたｎ°型半導体領域１７の接合深さの熱処理時間依存
性を示す。第２０図に示すように、珪素膜１６の不純物
濃度とｐ型半導体領域１１にドライブイン拡散されるｎ
゛型半導体領域１７とが平衡状態になると、熱処理時間
や熱処理温度の増加に対して、夫々の不純物濃度分布は
ほとんど変動しない。
また、同第２０図に示すように、ｐ型半導体領域１１へ
のドライブイン拡散は早い時点において平衡状態に達す
る。つまり、珪素膜１６からｐ型半導体領域１１へのｎ
型不純物１７ｎのドライブイン拡散は短時間で行うこと
ができ、しかもＩＣ型半導体領域１７のｐｎ接合深さは
安定に浅く形成することができる。
のドライブイン拡散は早い時点において平衡状態に達す
る。つまり、珪素膜１６からｐ型半導体領域１１へのｎ
型不純物１７ｎのドライブイン拡散は短時間で行うこと
ができ、しかもＩＣ型半導体領域１７のｐｎ接合深さは
安定に浅く形成することができる。
次に、前記エミッタ開口１５内の珪素膜１６上を含む眉
間絶縁膜１２上の全面に多結晶珪素膜を堆積する。多結
晶珪素膜は、例えばＣＶＤ法で堆積させ、１００〜２０
０［ｎｍ］程度の膜厚で形成する。この多結晶珪素膜に
は抵抗値を低減するｎ型不純物例えばＡｓ又はＰが導入
される。
間絶縁膜１２上の全面に多結晶珪素膜を堆積する。多結
晶珪素膜は、例えばＣＶＤ法で堆積させ、１００〜２０
０［ｎｍ］程度の膜厚で形成する。この多結晶珪素膜に
は抵抗値を低減するｎ型不純物例えばＡｓ又はＰが導入
される。
次に、第１８図に示すように、前記多結晶珪素膜に所定
のパターンニングを施し、エミッタ引出用電極１８を形
成する。このエミッタ引出用電極１８は前記エミッタ開
口１５内において不純物拡散源である珪素膜１６に接続
され、この珪素膜１６は前記エミッタ引出用電極１８の
一部として使用される。
のパターンニングを施し、エミッタ引出用電極１８を形
成する。このエミッタ引出用電極１８は前記エミッタ開
口１５内において不純物拡散源である珪素膜１６に接続
され、この珪素膜１６は前記エミッタ引出用電極１８の
一部として使用される。
このように、ベース引出用電極９の側壁で周囲を囲まれ
た領域内に形成されたエミッタ開口１５を通して、ｐ型
半導体領域（真性ベース領域）１１の主面部に形成され
たｎ°型半導体領域（ｎ型エミッタ領域）１７にエミッ
タ引出用電極１８を接続する自己整合型バイポーラトラ
ンジスタを有する半導体集積回路装置の製造方法におい
て、前記ｐ型半導体領域１１のエミッタ開口１５内の主
面上にのみ選択的に珪素膜１６を形成する工程と、この
珪素膜１６中にイオン打込み法でｎ型不純物１７ｎを導
入し、このｎ型不純物１７ｎをｐ型半導体領域１１の主
面部に拡散することにより前記エミッタ領域であるｎ°
型半′遵体領域１７を形成する工程と、このｎ゛型半導
体領域１７に前記珪素膜１６を介在させて前記エミッタ
引出用電極１８を接続する工程とを備える。前記Ｐ型半
導体領域１１のエミッタ開口１５内の主面上の珪素膜１
６は選択ＣＶＤ法により堆積される。この構成により、
前記ｐ型半導体領域１１のエミッタ間口１５内の主面上
に前記珪素膜１６を均一な膜厚で形成することができ、
この珪素膜１６中に前記エミッタ開口１５の中央部、周
辺部の夫々において実質的に等しい不純物濃度分布でｎ
型不純物１７ｎを導入することができるので、前記エミ
ッタ開口１５の中央部、周辺部の夫々において前記珪素
膜１６からｐ型半導体領域１１の主面部に均一にｎ型不
純物１７ｎを拡散し、このｎ型不純物１７ｎをエミッタ
開口１５よりも外側まで拡散しかつ不純物濃度を高めて
、ｎ型エミッタ領域であるゴ型半導体領域１７を形成す
ることができる。この結果、前記エミッタ開口１５を通
して、前記バイポーラトランジスタのｐ型ベース領域で
あるｐ型半導体領域１１、前記エミッタ引出用電極１８
の夫々の短絡を防止できるので、半導体集積回路装置の
製造上の歩留りを向上することができる。また、前記バ
イポーラトランジスタのｐ型ベース領域であるｐ型半導
体領域１１．前記エミッタ引出用電極１８の夫々の短絡
を防止できるので、半導体集積回路装置の電気的信頼性
を向上することができる。
た領域内に形成されたエミッタ開口１５を通して、ｐ型
半導体領域（真性ベース領域）１１の主面部に形成され
たｎ°型半導体領域（ｎ型エミッタ領域）１７にエミッ
タ引出用電極１８を接続する自己整合型バイポーラトラ
ンジスタを有する半導体集積回路装置の製造方法におい
て、前記ｐ型半導体領域１１のエミッタ開口１５内の主
面上にのみ選択的に珪素膜１６を形成する工程と、この
珪素膜１６中にイオン打込み法でｎ型不純物１７ｎを導
入し、このｎ型不純物１７ｎをｐ型半導体領域１１の主
面部に拡散することにより前記エミッタ領域であるｎ°
型半′遵体領域１７を形成する工程と、このｎ゛型半導
体領域１７に前記珪素膜１６を介在させて前記エミッタ
引出用電極１８を接続する工程とを備える。前記Ｐ型半
導体領域１１のエミッタ開口１５内の主面上の珪素膜１
６は選択ＣＶＤ法により堆積される。この構成により、
前記ｐ型半導体領域１１のエミッタ間口１５内の主面上
に前記珪素膜１６を均一な膜厚で形成することができ、
この珪素膜１６中に前記エミッタ開口１５の中央部、周
辺部の夫々において実質的に等しい不純物濃度分布でｎ
型不純物１７ｎを導入することができるので、前記エミ
ッタ開口１５の中央部、周辺部の夫々において前記珪素
膜１６からｐ型半導体領域１１の主面部に均一にｎ型不
純物１７ｎを拡散し、このｎ型不純物１７ｎをエミッタ
開口１５よりも外側まで拡散しかつ不純物濃度を高めて
、ｎ型エミッタ領域であるゴ型半導体領域１７を形成す
ることができる。この結果、前記エミッタ開口１５を通
して、前記バイポーラトランジスタのｐ型ベース領域で
あるｐ型半導体領域１１、前記エミッタ引出用電極１８
の夫々の短絡を防止できるので、半導体集積回路装置の
製造上の歩留りを向上することができる。また、前記バ
イポーラトランジスタのｐ型ベース領域であるｐ型半導
体領域１１．前記エミッタ引出用電極１８の夫々の短絡
を防止できるので、半導体集積回路装置の電気的信頼性
を向上することができる。
また、前記ｎ型エミッタ領域であるｎ°型半導体領域１
７を形成するｎ型不純物１７ｎの前記エミッタ開口１５
の周辺部での拡散距離及び不純物濃度を増加できるので
、ドライブイン拡散の熱処理温度を低下或は熱処理時間
を短縮し、ｎ型エミッタ領域、ｐ型ベース領域の夫々の
接合深さを浅く形成することができる。この結果、バイ
ポーラトランジスタのエミッタ接地電流増幅率ｈ ｒｇ
の向上や寄生容量を低減することができるので、半導体
集積回路装置の周波数特性を向上することができる。ま
た、バイポーラトランジスタの占有面積を低減すること
ができるので、半導体集積回路装置の集積度を向上する
ことができる。
７を形成するｎ型不純物１７ｎの前記エミッタ開口１５
の周辺部での拡散距離及び不純物濃度を増加できるので
、ドライブイン拡散の熱処理温度を低下或は熱処理時間
を短縮し、ｎ型エミッタ領域、ｐ型ベース領域の夫々の
接合深さを浅く形成することができる。この結果、バイ
ポーラトランジスタのエミッタ接地電流増幅率ｈ ｒｇ
の向上や寄生容量を低減することができるので、半導体
集積回路装置の周波数特性を向上することができる。ま
た、バイポーラトランジスタの占有面積を低減すること
ができるので、半導体集積回路装置の集積度を向上する
ことができる。
前記第１８図に示すエミッタ引出用電極１８を形成した
後に、エミッタ引出用電極１８上を含む基板全面に眉間
絶縁膜１９を形成する。層間絶縁膜１９は例えばＣＶＤ
法で堆積させた酸化珪素膜で形成される。
後に、エミッタ引出用電極１８上を含む基板全面に眉間
絶縁膜１９を形成する。層間絶縁膜１９は例えばＣＶＤ
法で堆積させた酸化珪素膜で形成される。
次に、各動作領域上又は各、引出電極上の層間絶縁膜１
９を除去して接続孔２０を形成する。そして、前記第１
図及び第２図に示すように、接続孔２ｏを通して所定の
領域に接続するように配線２１を形成する。
９を除去して接続孔２０を形成する。そして、前記第１
図及び第２図に示すように、接続孔２ｏを通して所定の
領域に接続するように配線２１を形成する。
次に１図示しないが、配線２１上を含む基板全面にパッ
シベーション膜を堆積することにより、本実施例の半導
体集積回路装置は完成する。
シベーション膜を堆積することにより、本実施例の半導
体集積回路装置は完成する。
（実施例■）
本実施例■は、前記実施例■のバイポーラトランジスタ
のエミッタ開口にのみ形成される不純物拡散源としての
珪素膜を他の方法により形成した、本発明の第２実施例
である。
のエミッタ開口にのみ形成される不純物拡散源としての
珪素膜を他の方法により形成した、本発明の第２実施例
である。
本発明の実施例■であるバイポーラトランジスタを有す
る半導体集積回路装置の製造方法について、第２１図乃
至第２３図（各製造工程毎に示す要部断面図）を用いて
簡単に説明する。
る半導体集積回路装置の製造方法について、第２１図乃
至第２３図（各製造工程毎に示す要部断面図）を用いて
簡単に説明する。
前記実施例Ｉの第１４図に示すエミッタ開口１５を形成
する工程の後に、第２１図に示すように、エミッタ開口
１５で規定された領域内においてｐ型半導体領域（真性
ベース領域）１１の主面部にｐ型子鈍物ｌｉｐを導入す
る。このｐ型子鈍物ｌｉｐは、後工程で形成される不純
物拡散源となる珪素膜（１６）中に湧き上がらせ、この
珪素膜（１６）を選択エツチングで残存させるために導
入される。前記選択エツチングは珪素膜中に湧き上がら
せるｐ型子鈍物ｌｉｐの不純物濃度の差が約１０ ”
［ａｔｏｍｓ／ ａｌｌ”コ以上でないと行えない。つ
まり、ｐ型子鈍物ｌｉｐは、導入されたものがすべて珪
素膜（１６）中に湧き上がるものとすると１例えばＩ
Ｘ １０”〜２ Ｘ １０”［ａｔｏｍｓ／ Ｑｌｌ”
１程度のＢＦ２ を使用し、３０〜４０［Ｋ ｅ Ｖｌ
程度の低エネルギのイオン打込み法で導入する。
する工程の後に、第２１図に示すように、エミッタ開口
１５で規定された領域内においてｐ型半導体領域（真性
ベース領域）１１の主面部にｐ型子鈍物ｌｉｐを導入す
る。このｐ型子鈍物ｌｉｐは、後工程で形成される不純
物拡散源となる珪素膜（１６）中に湧き上がらせ、この
珪素膜（１６）を選択エツチングで残存させるために導
入される。前記選択エツチングは珪素膜中に湧き上がら
せるｐ型子鈍物ｌｉｐの不純物濃度の差が約１０ ”
［ａｔｏｍｓ／ ａｌｌ”コ以上でないと行えない。つ
まり、ｐ型子鈍物ｌｉｐは、導入されたものがすべて珪
素膜（１６）中に湧き上がるものとすると１例えばＩ
Ｘ １０”〜２ Ｘ １０”［ａｔｏｍｓ／ Ｑｌｌ”
１程度のＢＦ２ を使用し、３０〜４０［Ｋ ｅ Ｖｌ
程度の低エネルギのイオン打込み法で導入する。
次に、前記エミッタ開口１５内のｐ型半導体領域１１の
主面上を含む眉間絶縁膜１２上の全面に珪素膜１８Ａを
形成する。珪素膜１６Ａは例えばＣＶＤ法で堆積された
多結晶珪素膜で形成され、この多結晶珪素膜には抵抗値
を低減する不純物を導入していない。珪素１１％１６Ａ
は、前記実施例Ｉの珪素膜１６と同様に不純物拡散源と
して使用されるので、約１５０〜２００［ｎｍ］程度の
膜厚で形成される。
主面上を含む眉間絶縁膜１２上の全面に珪素膜１８Ａを
形成する。珪素膜１６Ａは例えばＣＶＤ法で堆積された
多結晶珪素膜で形成され、この多結晶珪素膜には抵抗値
を低減する不純物を導入していない。珪素１１％１６Ａ
は、前記実施例Ｉの珪素膜１６と同様に不純物拡散源と
して使用されるので、約１５０〜２００［ｎｍ］程度の
膜厚で形成される。
次に、第２２図に示すように、熱処理を施し、エミッタ
開口１５で規定された領域部分において、ｐ型半導体領
域１１の主面部に予じめ導入されたｐ型子鈍物ｌｉｐを
前記珪素膜１６Ａ中に湧き上がらせ、他の領域に比べて
不純物濃度が高い珪素膜１６Ｂを形成する。
開口１５で規定された領域部分において、ｐ型半導体領
域１１の主面部に予じめ導入されたｐ型子鈍物ｌｉｐを
前記珪素膜１６Ａ中に湧き上がらせ、他の領域に比べて
不純物濃度が高い珪素膜１６Ｂを形成する。
第２４図には、ｐ型半導体領域１１の主面部に導入され
たｐ型子鈍物ｔｔｐの導入位置及びｐ型半導体領域１１
の主面部から珪素膜１６Ａへのｐ型子鈍物ｌｉｐの湧き
上がり量の熱処理時間及び熱処理温度依存性を示す。第
２４図に示すように、ｐ型半導体領域１１の主面部に導
入されたＰ型不鈍物ｌｉｐの不純物濃度と珪素膜１６Ａ
に湧き上がるｐ型子鈍物ｌｉｐの不純物濃度とが平衡状
態になると、熱処理時間及び熱処理温度の増加に対して
、夫々の不純物濃度分布はほとんど変動しない。また、
同第２４図に示すように、珪素膜１６Ａへのｐ型不純物
１１ｐの湧き上がりは早い時点において平衡状態に達す
る。
たｐ型子鈍物ｔｔｐの導入位置及びｐ型半導体領域１１
の主面部から珪素膜１６Ａへのｐ型子鈍物ｌｉｐの湧き
上がり量の熱処理時間及び熱処理温度依存性を示す。第
２４図に示すように、ｐ型半導体領域１１の主面部に導
入されたＰ型不鈍物ｌｉｐの不純物濃度と珪素膜１６Ａ
に湧き上がるｐ型子鈍物ｌｉｐの不純物濃度とが平衡状
態になると、熱処理時間及び熱処理温度の増加に対して
、夫々の不純物濃度分布はほとんど変動しない。また、
同第２４図に示すように、珪素膜１６Ａへのｐ型不純物
１１ｐの湧き上がりは早い時点において平衡状態に達す
る。
次に、第２３図に示すように１選択エツチングを施し、
珪素膜１６Ａを除去して残存する珪素膜１６Ｂで不純物
拡散源となる珪素膜１６を形成する。選択エツチングは
、ｐ型子鈍物ｌｉｐが導入されていない珪素膜１６Ａ、
ｐ型子鈍物ｌｉｐが導入された珪。
珪素膜１６Ａを除去して残存する珪素膜１６Ｂで不純物
拡散源となる珪素膜１６を形成する。選択エツチングは
、ｐ型子鈍物ｌｉｐが導入されていない珪素膜１６Ａ、
ｐ型子鈍物ｌｉｐが導入された珪。
素膜１６Ｂの夫々の不純物濃度の差を利用して行う。
選択エツチングは例えばヒドラジンで行う。
次に、前記実施例Ｉの第１６図に示す珪素膜１６にｎ型
不純物１７ｎを導入する工程及びそれ以後の工程を施す
ことにより、本実施例の半導体集積回路装置は完成する
。
不純物１７ｎを導入する工程及びそれ以後の工程を施す
ことにより、本実施例の半導体集積回路装置は完成する
。
このように、前記ｐ型半導体領域（真性ベース領域）１
１のエミッタ開口１５内の主面上の珪素膜１６は、前記
ｐ型半導体領域１１のエミッタ開口１５で規定された領
域内の主面部にエツチングに選択性を持たせるｐ型子鈍
物ｌｉｐを導入し、このｐ型子鈍物ｌｉｐが導入された
Ｐ型半導体領域１１の主面上を含む基板全面に珪素膜１
６Ａを堆積し、この珪素膜１６Ａの前記エミッタ開口１
５内の一部分に前記ｐ型半導体領域１１の主面部に導入
されたｐ型不純物１１ｐを湧き上げ、珪素膜１６Ａの一
部分を高い不純物濃度の珪素膜１６Ｂに形成し、この珪
素膜１６Ａ、１６Ｂの夫々の不純物濃度の差に基づき、
低い不純物濃度の珪素膜１６Ａを選択的にエツチングで
除去することにより形成される。この構成により、前記
実施例■と同様の効果を奏することができる。
１のエミッタ開口１５内の主面上の珪素膜１６は、前記
ｐ型半導体領域１１のエミッタ開口１５で規定された領
域内の主面部にエツチングに選択性を持たせるｐ型子鈍
物ｌｉｐを導入し、このｐ型子鈍物ｌｉｐが導入された
Ｐ型半導体領域１１の主面上を含む基板全面に珪素膜１
６Ａを堆積し、この珪素膜１６Ａの前記エミッタ開口１
５内の一部分に前記ｐ型半導体領域１１の主面部に導入
されたｐ型不純物１１ｐを湧き上げ、珪素膜１６Ａの一
部分を高い不純物濃度の珪素膜１６Ｂに形成し、この珪
素膜１６Ａ、１６Ｂの夫々の不純物濃度の差に基づき、
低い不純物濃度の珪素膜１６Ａを選択的にエツチングで
除去することにより形成される。この構成により、前記
実施例■と同様の効果を奏することができる。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、Ｓ Ｓ Ｔ（Ｓｕｐｅｒ Ｓｅｌｆ
−ａｌｉｇｎｅｄ Ｔ ｅｃｈｎｏｌｏｇｙ）で形成さ
れる自己整合型バイポーラトランジスタに適用すること
ができる。また、本発明は、５ＩＣＯ８（Ｓユｄｅ Ｗ
ａｌｌ Ｂ ａｓｅ Ｃｏｎｅａｃｔ Ｓ ｔｒｕｃｔ
ｕｒｅ）構造を採用するバイポーラトランジスタに適用
することができる。また、本発明は、ベース引呂用電極
のエミッタ領域側の側壁にサイドウオールスペーサを介
在させてエミッタ開口を形成し、このエミッタ開口を通
してエミッタ領域にエミッタ引出用電極を接続する自己
整合型バイポーラトランジスタに適用することができる
。
−ａｌｉｇｎｅｄ Ｔ ｅｃｈｎｏｌｏｇｙ）で形成さ
れる自己整合型バイポーラトランジスタに適用すること
ができる。また、本発明は、５ＩＣＯ８（Ｓユｄｅ Ｗ
ａｌｌ Ｂ ａｓｅ Ｃｏｎｅａｃｔ Ｓ ｔｒｕｃｔ
ｕｒｅ）構造を採用するバイポーラトランジスタに適用
することができる。また、本発明は、ベース引呂用電極
のエミッタ領域側の側壁にサイドウオールスペーサを介
在させてエミッタ開口を形成し、このエミッタ開口を通
してエミッタ領域にエミッタ引出用電極を接続する自己
整合型バイポーラトランジスタに適用することができる
。
前記サイドウオールスペーサは、例えばベース引出用電
極の表面上にＣＶＤ法で酸化珪素膜を堆積し、この堆積
した膜厚に相当する分、前記酸化珪素膜に異方性エツチ
ングを施すことにより形成される。すなわち、本発明は
、エミッタ開口にベース引出用電極（及びその表面上の
分離用絶縁膜）の膜厚に相当する分段蓋形状が形成され
る自己整合型バイポーラトランジスタのすべてに適用す
ることができる。
極の表面上にＣＶＤ法で酸化珪素膜を堆積し、この堆積
した膜厚に相当する分、前記酸化珪素膜に異方性エツチ
ングを施すことにより形成される。すなわち、本発明は
、エミッタ開口にベース引出用電極（及びその表面上の
分離用絶縁膜）の膜厚に相当する分段蓋形状が形成され
る自己整合型バイポーラトランジスタのすべてに適用す
ることができる。
また、本発明は、同一半導体基板の主面に前述の自己整
合型バイポーラトランジスタ及び相補型ＭＩ ５ＦＥＴ
を設けた半導体集積回路装置に適用することができる。
合型バイポーラトランジスタ及び相補型ＭＩ ５ＦＥＴ
を設けた半導体集積回路装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
自己整合型バイポーラトランジスタを有する半導体集積
回路装置の製造上の歩留りを向上することができる。
回路装置の製造上の歩留りを向上することができる。
また、前記半導体集積回路装置の周波数特性を向上する
ことができる。
ことができる。
また、前記半導体集積回路装置の集積度を向上すること
ができる。
ができる。
第１図は、本発明の実施例Ｉであるバイポーラトランジ
スタの部分拡大断面図。 第２図は、前記バイポーラトランジスタの要部断面図、 第３図乃至第１８図は、前記バイポーラトランジスタを
各製造工程毎に示す要部断面図、第１９図及び第２０図
は、前記バイポーラトランジスタの所定領域の不純物濃
度分布図、第２１図乃至第２３図は、本発明の実施例■
であるバイポーラトランジスタを各製造工程毎に示す要
部断面図。 第２４図は、前記バイポーラトランジスタの所定領域の
不純物濃度分布図である。 図中、９・・・ベース引出用電極、１５・・・エミッタ
開口、１６・・・珪素膜（不純物拡散源）、１８・・・
エミッタ引出用電極、１０．１１．１７・・・半導体領
域、”Ｐ、１７ｎ・・・不純物である。
スタの部分拡大断面図。 第２図は、前記バイポーラトランジスタの要部断面図、 第３図乃至第１８図は、前記バイポーラトランジスタを
各製造工程毎に示す要部断面図、第１９図及び第２０図
は、前記バイポーラトランジスタの所定領域の不純物濃
度分布図、第２１図乃至第２３図は、本発明の実施例■
であるバイポーラトランジスタを各製造工程毎に示す要
部断面図。 第２４図は、前記バイポーラトランジスタの所定領域の
不純物濃度分布図である。 図中、９・・・ベース引出用電極、１５・・・エミッタ
開口、１６・・・珪素膜（不純物拡散源）、１８・・・
エミッタ引出用電極、１０．１１．１７・・・半導体領
域、”Ｐ、１７ｎ・・・不純物である。
Claims (1)
- 【特許請求の範囲】 １、ベース引出用電極の側壁で周囲を囲まれた領域内に
形成されたエミッタ開口を通して、基板の主面部に形成
されたエミッタ領域にエミッタ引出用電極を接続するバ
イポーラトランジスタを有する半導体集積回路装置の製
造方法において、前記基板のエミッタ開口内の主面上に
のみ選択的に珪素膜を形成する工程と、該珪素膜中にイ
オン打込み法で不純物を導入し、この不純物を基板の主
面部に拡散することにより前記エミッタ領域を形成する
工程と、該エミッタ領域に前記珪素膜を介在させて前記
エミッタ引出用電極を接続する工程とを備えたことを特
徴とする半導体集積回路装置の製造方法。 ２、前記基板のエミッタ開口内の主面上にのみ選択的に
珪素膜を形成する工程は、前記基板の主面上に選択ＣＶ
Ｄ法により珪素膜を堆積する工程であることを特徴とす
る請求項１に記載の半導体集積回路装置の製造方法。 ３、前記基板のエミッタ開口内の主面上にのみ選択的に
珪素膜を形成する工程は、前記基板のエミッタ開口で規
定された領域内の主面部にエッチングに選択性を持たせ
る不純物を導入する工程、この不純物が導入された基板
の主面上を含む基板全面に前記不純物が導入されていな
い珪素膜を堆積する工程、この珪素膜の前記エミッタ開
口内の一部分に前記基板の主面部に導入された不純物を
湧き上げ、この珪素膜の一部分を他の部分に比べて高い
不純物濃度に形成する工程、この珪素膜の不純物濃度の
差に基づき、珪素膜の低い不純物濃度の他の部分をエッ
チングで除去し、高い不純物濃度の一部分を選択的に残
す工程の夫々を順次行う工程であることを特徴とする請
求項１に記載の半導体集積回路装置の製造方法。 ４、前記基板のエミッタ開口内の主面部にエッチングに
選択性を持たせる不純物を導入する工程はボロンイオン
を導入する工程であり、前記珪素膜の高い不純物濃度の
一部分、低い不純物濃度の他の部分の夫々は約１０＾１
＾９［ａｔｏｍｓ／ｃｍ＾３］以上のボロンイオンの不
純物濃度差で形成されることを特徴とする請求項３に記
載の半導体集積回路装置の製造方法。 ５、前記基板のエミッタ開口内の主面上にのみ選択的に
珪素膜を形成する工程は１００〜３５０［ｎｍ］程度の
膜厚の珪素膜を形成する工程であることを特徴とする請
求項１乃至請求項４に記載の夫々の半導体集積回路装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101943A JPH02280340A (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路装置の製造方法 |
| US07/509,223 US5089430A (en) | 1989-04-21 | 1990-04-16 | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| US07/763,351 US5227317A (en) | 1989-04-21 | 1991-09-20 | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101943A JPH02280340A (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280340A true JPH02280340A (ja) | 1990-11-16 |
Family
ID=14313980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101943A Pending JPH02280340A (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5089430A (ja) |
| JP (1) | JPH02280340A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| US5352617A (en) * | 1992-04-27 | 1994-10-04 | Sony Corporation | Method for manufacturing Bi-CMOS transistor devices |
| US5557131A (en) * | 1992-10-19 | 1996-09-17 | At&T Global Information Solutions Company | Elevated emitter for double poly BICMOS devices |
| JP3191479B2 (ja) * | 1993-04-01 | 2001-07-23 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| EP1521306A2 (en) * | 2003-09-30 | 2005-04-06 | Agere Systems, Inc. | Bipolar transistor and method of manufacturing the same |
| TWI303596B (en) * | 2004-02-20 | 2008-12-01 | Black & Decker Inc | Oil free head valve for pneumatic nailers and staplers |
| US7500974B2 (en) * | 2005-06-28 | 2009-03-10 | Covidien Ag | Electrode with rotatably deployable sheath |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3912557A (en) * | 1974-05-02 | 1975-10-14 | Trw Inc | Method for fabricating planar semiconductor devices |
| JPS5889863A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 半導体装置の製造方法 |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| US4771328A (en) * | 1983-10-13 | 1988-09-13 | International Business Machine Corporation | Semiconductor device and process |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61271871A (ja) * | 1985-05-27 | 1986-12-02 | Fujitsu Ltd | バイポ−ラトランジスタの製造方法 |
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
| JPH0797589B2 (ja) * | 1986-06-26 | 1995-10-18 | ソニー株式会社 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
| US4782030A (en) * | 1986-07-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar semiconductor device |
| JPS6318673A (ja) * | 1986-07-11 | 1988-01-26 | Yamaha Corp | 半導体装置の製法 |
| JPS6378569A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4851362A (en) * | 1987-08-25 | 1989-07-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| US4818713A (en) * | 1987-10-20 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Techniques useful in fabricating semiconductor devices having submicron features |
| JPH01155660A (ja) * | 1987-12-14 | 1989-06-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01230270A (ja) * | 1988-03-10 | 1989-09-13 | Oki Electric Ind Co Ltd | バイポーラ型トランジスタ及びその製造方法 |
| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
-
1989
- 1989-04-21 JP JP1101943A patent/JPH02280340A/ja active Pending
-
1990
- 1990-04-16 US US07/509,223 patent/US5089430A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5089430A (en) | 1992-02-18 |
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