JPS6378569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6378569A JPS6378569A JP22090386A JP22090386A JPS6378569A JP S6378569 A JPS6378569 A JP S6378569A JP 22090386 A JP22090386 A JP 22090386A JP 22090386 A JP22090386 A JP 22090386A JP S6378569 A JPS6378569 A JP S6378569A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔イ既 要〕
本発明は、バイポーラトランジスタのベースおよびエミ
ッタ領域をセルファラン方式で形成する方法において、
外部ベース領域を高濃度ドープのベース電極からの熱拡
散で形成し、内部ベース領域およびエミッタ領域を連続
エピタキシャル層で形成するものである。
ッタ領域をセルファラン方式で形成する方法において、
外部ベース領域を高濃度ドープのベース電極からの熱拡
散で形成し、内部ベース領域およびエミッタ領域を連続
エピタキシャル層で形成するものである。
本発明は、半導体装置の製造方法、より詳しくは、バイ
ポーラトランジスタのベース領域およびエミッタ領域の
セルファライン方式形成方法に関するものである。
ポーラトランジスタのベース領域およびエミッタ領域の
セルファライン方式形成方法に関するものである。
非常の多くのバイポーラトランジスタを有するIC、L
SIなどの半導体装置は高集積化、高速化を図るために
もセルファライン(自己整合)方式で製造することが重
要である。
SIなどの半導体装置は高集積化、高速化を図るために
もセルファライン(自己整合)方式で製造することが重
要である。
〔従来の技術〕 。
バイポーラトランジスタのベース領域およびベース領域
が、例えば、次のようにしてセルファライン方式で形成
されている。第2図のバイポーラトランジスタの部分断
面図にに示したよ、うに、酸化膜5で被覆されたアクセ
プタ不純物を高濃度に有する(P” ドープの)ベー
ス電極層(ポリシリコン層)1がフィールド酸化物層2
で囲まれた半導体(N型シリコン)基+&3の一部分上
に載るように形成される。熱処理でこのベース電極層1
中のアクセプタ不純物を固相−固相拡散で半導体基板3
内へ導入してP゛梨型外ベース領域4を形成する。この
熱処理が酸化性雰囲気中で行なわれるならば、シリコン
の熱酸化によるSiO□層(図示、せず)が全面に形成
される。ベース電極層を含む全面上に新たに絶縁層(例
えば、CVD法によるSiO□N)を形成する。つづい
て異方性エツチング(リアクティブイオンエツチング:
RIE)によって半導体基Fi3の表出するまで絶縁層
をエソヂングし、ベース電極lの側面に絶縁層5Aを残
すようにする。次に、半導体基板3の表出部分にイオン
注入力によってアクセプタ不純物(B)をドープしてP
型内部ベース領域5を形成し、そしてドナー不純物(A
s)をドープしてN゛型エミッタ領域6を形成する。イ
オン注入後の活性化のためのアニール熱処理を行なう。
が、例えば、次のようにしてセルファライン方式で形成
されている。第2図のバイポーラトランジスタの部分断
面図にに示したよ、うに、酸化膜5で被覆されたアクセ
プタ不純物を高濃度に有する(P” ドープの)ベー
ス電極層(ポリシリコン層)1がフィールド酸化物層2
で囲まれた半導体(N型シリコン)基+&3の一部分上
に載るように形成される。熱処理でこのベース電極層1
中のアクセプタ不純物を固相−固相拡散で半導体基板3
内へ導入してP゛梨型外ベース領域4を形成する。この
熱処理が酸化性雰囲気中で行なわれるならば、シリコン
の熱酸化によるSiO□層(図示、せず)が全面に形成
される。ベース電極層を含む全面上に新たに絶縁層(例
えば、CVD法によるSiO□N)を形成する。つづい
て異方性エツチング(リアクティブイオンエツチング:
RIE)によって半導体基Fi3の表出するまで絶縁層
をエソヂングし、ベース電極lの側面に絶縁層5Aを残
すようにする。次に、半導体基板3の表出部分にイオン
注入力によってアクセプタ不純物(B)をドープしてP
型内部ベース領域5を形成し、そしてドナー不純物(A
s)をドープしてN゛型エミッタ領域6を形成する。イ
オン注入後の活性化のためのアニール熱処理を行なう。
このようにしてベース領域とエミッタ領域とはセルファ
ライン方式で形成できる。
ライン方式で形成できる。
ベースおよびエミッタ領域のためのイオン注入後のアニ
ール熱処理時において、P・型外部ベース領域4のアク
セプタ不純物が拡散することになる。この拡散によって
横方向へも拡大した外部ベース領域がエミッタ領域とぶ
つかる(重なる)ことがある。このことによってエミッ
ターベース(E−B)間のブレークダウン電圧の低下、
エミッタ接地直流電流増幅率hF、の低下、さらには、
E−B接合側端部での寄生容量の増大などの不利益が止
しる。
ール熱処理時において、P・型外部ベース領域4のアク
セプタ不純物が拡散することになる。この拡散によって
横方向へも拡大した外部ベース領域がエミッタ領域とぶ
つかる(重なる)ことがある。このことによってエミッ
ターベース(E−B)間のブレークダウン電圧の低下、
エミッタ接地直流電流増幅率hF、の低下、さらには、
E−B接合側端部での寄生容量の増大などの不利益が止
しる。
本発明の目的は、上述の不利益の生じないようにバイポ
ーラトランジスタのベースおよびエミッタ領域をセルフ
ァラン方式で形成する方法を提供することである。
ーラトランジスタのベースおよびエミッタ領域をセルフ
ァラン方式で形成する方法を提供することである。
上述の目的が、半導体装置製造工程でのベース領域およ
びエミッタ領域を形成する工程が、(7)絶縁層で覆わ
れた高濃度ドープのベース電極層から不純物を半導体基
板へ熱拡散して外部ベース領域を形成する工程;および
(イ)半導体基板の表出面上に絶縁層に接して内部ベー
ス領域の第1エピタキシャル層およびエミッタ領域の第
2エピタキシャル層を連続成長させる工程;を含んでな
ることを特徴とする半導体装置の製造方法によって達成
される。
びエミッタ領域を形成する工程が、(7)絶縁層で覆わ
れた高濃度ドープのベース電極層から不純物を半導体基
板へ熱拡散して外部ベース領域を形成する工程;および
(イ)半導体基板の表出面上に絶縁層に接して内部ベー
ス領域の第1エピタキシャル層およびエミッタ領域の第
2エピタキシャル層を連続成長させる工程;を含んでな
ることを特徴とする半導体装置の製造方法によって達成
される。
本発明に係る半導体装置、特に、バイポーラトランジス
タの内部ベース領域を半導体基板上のエピタキシャル成
長層として形成して、この内部ベース領域の下面で外部
ベース領域と接触し、一方、上面で連続エピタキシャル
成長したエミッタ領域と接触している。したがって、E
−B接合面より内部ベース領域のエピタキシャル層厚さ
だけ下の位置に外部ベース領域と内部ベース領域とのコ
ンタクト面があり、E−B接合面まで外部ベース領域が
拡散によって拡張してくることが回避できる。
タの内部ベース領域を半導体基板上のエピタキシャル成
長層として形成して、この内部ベース領域の下面で外部
ベース領域と接触し、一方、上面で連続エピタキシャル
成長したエミッタ領域と接触している。したがって、E
−B接合面より内部ベース領域のエピタキシャル層厚さ
だけ下の位置に外部ベース領域と内部ベース領域とのコ
ンタクト面があり、E−B接合面まで外部ベース領域が
拡散によって拡張してくることが回避できる。
以下、添付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。
本発明の詳細な説明する。
第1図(a)および第1図(b)は本発明に係る製造方
法にしたがったバイポーラトランジスタ製造工程での半
導体装置の要部断面図であり、次のようにしてバイポー
ラトランジスタが製造される。
法にしたがったバイポーラトランジスタ製造工程での半
導体装置の要部断面図であり、次のようにしてバイポー
ラトランジスタが製造される。
まず、従来と同じように(111)面半導体(N型シリ
コン)基板21を選択酸化(LOGOS)するなどして
所定のアクティブ領域を囲むように絶縁層(フィールド
酸化膜)22を形成する。絶縁層22を含めてシリコン
基板21の全面上にCVD法によりアクセプタ不純物を
高濃度に有する(P”ドープの)ポリシリコンN23お
よびその上に酸化膜層25を形成し、ホトエツチング法
などの選択エツチングによって所定パターンのベース電
極層とする。このベース電極層23の一部分は第1図(
a)に示すようにアクティブ領域上に載っている(と接
触している)。次に、ベース電極層23に含有された不
純物をシリコン基板21中へ熱拡散する熱処理を行なっ
てP゛梨型外ベース領域24を形成する。この熱処理を
酸化性雰囲気中で行なうならば、ポリシリコンであるベ
ース電極層23およびシリコン基板の表出しているアク
テ・イブ領域が熱酸化されてSiO□層(図示せず)を
形成することができる。
コン)基板21を選択酸化(LOGOS)するなどして
所定のアクティブ領域を囲むように絶縁層(フィールド
酸化膜)22を形成する。絶縁層22を含めてシリコン
基板21の全面上にCVD法によりアクセプタ不純物を
高濃度に有する(P”ドープの)ポリシリコンN23お
よびその上に酸化膜層25を形成し、ホトエツチング法
などの選択エツチングによって所定パターンのベース電
極層とする。このベース電極層23の一部分は第1図(
a)に示すようにアクティブ領域上に載っている(と接
触している)。次に、ベース電極層23に含有された不
純物をシリコン基板21中へ熱拡散する熱処理を行なっ
てP゛梨型外ベース領域24を形成する。この熱処理を
酸化性雰囲気中で行なうならば、ポリシリコンであるベ
ース電極層23およびシリコン基板の表出しているアク
テ・イブ領域が熱酸化されてSiO□層(図示せず)を
形成することができる。
この熱酸化による5iOz層があってもなくても、絶縁
層(例えば、CVD法によるSiO2層)を新たに全面
に形成し、異方性エツチング(RIE)によってアクテ
ィブ領域を表出させるように該絶8i層をエツチングし
、ベース電極23の側面に絶縁層25Aを残す(第1図
(a))。
層(例えば、CVD法によるSiO2層)を新たに全面
に形成し、異方性エツチング(RIE)によってアクテ
ィブ領域を表出させるように該絶8i層をエツチングし
、ベース電極23の側面に絶縁層25Aを残す(第1図
(a))。
次に、第1図(b)のように表出したシリコン基板2工
のアクティブ領域上にエピタキシャル成長法によってP
型シリコン(第1)エピタキシャル層26およびNゝ型
シリコン(第2)エピタキシャル層27を連続して形成
する。例えば、分子線エピタキシー(MBE)法でドー
プする不純物を変えて、まず1.5 ×1QIllc「
ffのB(ボロン)ドープの第1エピタキシャル層26
(厚さ:約40nm)、そして、lXl0”〜5 X
IO”cm−’のAs(ヒ素)ドープの第2エピタキシ
ャル層27 (厚さ:200〜300nm)を第1図(
b)に示すごとくシリコン表出面上のみに選択成長させ
る。M B E法の代わりに減圧CVD法、固相エピタ
キシャル法、ICBCボデポジション法のエピタキシャ
ル成長法によっても第1および第2エピタキシャル層を
形成することができる。なお、エピタキシャル成長法お
よび成長条件によって、絶縁層25の上に多結晶シリコ
ン層(図示せず)が同時に形成されることがあり、この
場合にはKOHなどの選択エツチング液でもって多結晶
シリコン層を除去すればよい。
のアクティブ領域上にエピタキシャル成長法によってP
型シリコン(第1)エピタキシャル層26およびNゝ型
シリコン(第2)エピタキシャル層27を連続して形成
する。例えば、分子線エピタキシー(MBE)法でドー
プする不純物を変えて、まず1.5 ×1QIllc「
ffのB(ボロン)ドープの第1エピタキシャル層26
(厚さ:約40nm)、そして、lXl0”〜5 X
IO”cm−’のAs(ヒ素)ドープの第2エピタキシ
ャル層27 (厚さ:200〜300nm)を第1図(
b)に示すごとくシリコン表出面上のみに選択成長させ
る。M B E法の代わりに減圧CVD法、固相エピタ
キシャル法、ICBCボデポジション法のエピタキシャ
ル成長法によっても第1および第2エピタキシャル層を
形成することができる。なお、エピタキシャル成長法お
よび成長条件によって、絶縁層25の上に多結晶シリコ
ン層(図示せず)が同時に形成されることがあり、この
場合にはKOHなどの選択エツチング液でもって多結晶
シリコン層を除去すればよい。
このようにして、P型シリコン(第1)エピタキシャル
層26の内部ベース領域およびN゛型シリコン(第2)
エピタキシャル層27のエミッタ領域が形成される。
層26の内部ベース領域およびN゛型シリコン(第2)
エピタキシャル層27のエミッタ領域が形成される。
そして、このエミッタ領域27に接触したエミッタ電極
層(図示せず)の配線を形成してバイポーラトランジス
タが製作できる。
層(図示せず)の配線を形成してバイポーラトランジス
タが製作できる。
本発明によれば、上述の実施例で述べたようにベース領
域およびエミッタ領域をセルファライン方式で酸形成す
ることができ、かつエミッタ領域と外部ベース領域とは
これらの間に内部ベース領域のエピタキシャル層が存在
するので重なることがない。したがって、従来の製造で
作られたバイポーラトランジスタでの不利益のないもの
を製造することができる。また、エピタキシャル成長は
イオン注入後のアニール熱処理よりも低温でありかつ連
続成長であるので、掻く浅いE−B接合の形成も可能と
なる。
域およびエミッタ領域をセルファライン方式で酸形成す
ることができ、かつエミッタ領域と外部ベース領域とは
これらの間に内部ベース領域のエピタキシャル層が存在
するので重なることがない。したがって、従来の製造で
作られたバイポーラトランジスタでの不利益のないもの
を製造することができる。また、エピタキシャル成長は
イオン注入後のアニール熱処理よりも低温でありかつ連
続成長であるので、掻く浅いE−B接合の形成も可能と
なる。
第1図(a)および第1図(b)は本発明の製造方法に
したがったバイポーラトランジスタ製造工程を説明する
半導体装置の要部断面図であり、第2図は従来のバイポ
ーラトランジスタの要部断面図である。 21・・・シリコン基板、 23・・・ベース電極層、
24・・・外部ベース領域、25・・・絶縁層、26・
・・第1エピタキシヤル署(内部ベース領域)27・・
・第2エピタキシャル層(エミッタ領域)。
したがったバイポーラトランジスタ製造工程を説明する
半導体装置の要部断面図であり、第2図は従来のバイポ
ーラトランジスタの要部断面図である。 21・・・シリコン基板、 23・・・ベース電極層、
24・・・外部ベース領域、25・・・絶縁層、26・
・・第1エピタキシヤル署(内部ベース領域)27・・
・第2エピタキシャル層(エミッタ領域)。
Claims (1)
- 【特許請求の範囲】 1、半導体装置製造工程でのベース領域およびエミッタ
領域を形成する工程が、 (ア)絶縁層で覆われた高濃度ドープのベース電極層(
23)から不純物を前記半導体基板(21)へ熱拡散し
て外部ベース領域(24)を形成する工程;および (イ)前記半導体基板(21)の表出面上に前記絶縁層
に接して内部ベース領域の第1エピタキシャル層(26
)およびエミッタ領域の第2エピタキシャル層(27)
を連続成長させる工程; を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22090386A JPS6378569A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22090386A JPS6378569A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6378569A true JPS6378569A (ja) | 1988-04-08 |
Family
ID=16758337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22090386A Pending JPS6378569A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6378569A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5089430A (en) * | 1989-04-21 | 1992-02-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
-
1986
- 1986-09-20 JP JP22090386A patent/JPS6378569A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5089430A (en) * | 1989-04-21 | 1992-02-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
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