JPH08139322A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳトランジスタの素子面積を小さくす
る。 【構成】 ｐ型の半導体基板２００の表面にｎ型のソー
ス領域２０２及びドレイン領域２０３が両領域間にチャ
ンネル領域２０８を介在させて形成され、前記チャンネ
ル領域２０８上にゲート電極２１０がゲート絶縁膜２０
９を介して形成され、基板表面に被覆された層間絶縁膜
２０１に形成したコンタクトホール２０５によって前記
ソース領域２０２及びドレイン領域２０３の各々に電気
的に接続される金属配線２０６が形成されて成るＭＯＳ
トランジスタにおいて、前記ｎ型のソース領域２０２上
に形成されるコンタクトホール２０５が、当該ソース領
域２０２及びこの領域外の非ソース領域におよぶ開口幅
を有して形成されるとともに、当該コンタクトホール２
０５下の前記非ソース領域には、ｐ型の高濃度基板領域
２０４が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタ及
びその製造方法に関する。

【０００２】

【従来の技術】図３は、従来のＭＯＳトランジスタを示
す断面図である。このＭＯＳトランジスタは、例えば、
ｐ型の半導体基板１０５の表面における素子形成領域の
チャンネル１０６となる領域上にゲート電極１０１がゲ
ート絶縁膜１０７を介して形成され、前記ゲート電極１
０１を挟んでその両隣にｎ型のソース領域１０２及びド
レイン領域１０３が形成されている。そして、これらの
上に形成された絶縁膜１０８には、前記ソース領域１０
２、ドレイン領域１０３、及びｐ型の高濃度の基板領域
１０４上を開放するコンタクトホール１１０が形成さ
れ、これらコンタクトホール１１０には、上記の各領域
１０２，１０３，１０４に接続される金属電極１０９が
形成されている。

【０００３】前記のゲート電極１０１は外部の信号線に
接続され、ソース領域１０２又はドレイン領域１０３
は、直接もしくは他の素子を介してＶｃｃ又はＧＮＤに
接続されるようになっている。また、半導体基板１０５
の前記基板領域１０４は、前記チャンネル１０６の基準
電位をとるために利用される。

【０００４】そして、かかるＭＯＳトランジスタの製造
方法においては、近年のＬＳＩの高集積化や高速化の要
求により、ゲート長やコンタクトホールの微細化、ゲー
ト絶縁膜の薄膜化、或いは露光アライメント精度の向上
など、多くの技術開発がなされている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
微細化、薄膜化、或いは露光アライメント精度の向上等
により、ＭＯＳトランジスタの素子面積は小さくなった
ものの、ＭＯＳトランジスタ自身の構造に関しては、基
本的な４端子構造であることに変わりがないことから、
飛躍的な高集積化は望むことができなかった。

【０００６】本発明は、上記の事情に鑑み、ＭＯＳトラ
ンジスタの構造を改良することにより、素子面積を小さ
くできるＭＯＳトランジスタおよびその製造方法を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明のＭＯＳトランジ
スタは、第１導電型の半導体基板の表面に第２導電型の
ソース領域及びドレイン領域が両領域間にチャンネル領
域を介在させて形成され、前記チャンネル領域上にゲー
ト電極がゲート絶縁膜を介して形成され、基板表面に被
覆された絶縁膜に形成したコンタクトホールによって前
記ソース領域及びドレイン領域の各々に電気的に接続さ
れる電極が形成されて成るＭＯＳトランジスタにおい
て、前記第２導電型のソース領域上に形成されるコンタ
クトホールが、当該ソース領域及びこの領域外の非ソー
ス領域におよぶ開口幅を有して形成されるとともに、当
該コンタクトホール下の前記非ソース領域には、第１導
電型の高濃度基板領域が形成されていることを特徴とす
る。

【０００８】また、上記の構成において、前記第２導電
型のソース領域上に形成される前記コンタクトホールが
素子分離膜の一部を侵食する開口幅を有して形成されて
いてもよい。

【０００９】また、本発明のＭＯＳトランジスタの製造
方法は、第１導電型の半導体基板に素子分離膜を形成す
る工程と、前記半導体基板の表面のチャンネル領域とす
る部分の上に第１絶縁膜を介してゲート電極を形成する
工程と、前記半導体基板表面に前記チャンネル領域をは
さんで第２導電型のソース領域及びドレイン領域を形成
する工程と、これらの上に第２絶縁膜を堆積させる工程
と、この第２絶縁膜にドレイン領域ではドレイン領域ま
で達するコンタクトホールを形成するとともにソース領
域ではソース領域及びこの領域外の非ソース領域におよ
ぶ開口幅で当該非ソース領域及び前記ソース領域まで達
するコンタクトホールを形成する工程と、コンタクトホ
ールから前記半導体基板に第１導電型の不純物をイオン
注入して前記非ソース領域に第１導電型の高濃度基板領
域を形成する工程と、コンタクトホールを介して配線を
行う工程とを含むことを特徴とする。

【００１０】また、上記の製造方法において、前記ソー
ス領域側に形成されたコンタクトホールのみから前記半
導体基板に第１導電型の不純物をイオン注入してもよ
い。

【００１１】また、上記いずれかの製造方法において、
前記ドレイン領域には、当該ドレイン領域側に形成され
たコンタクトホールを通じて第２導電型の不純物をイオ
ン注入してもよい。

【００１２】

【作用】上記第１又は第２の構成のＭＯＳトランジスタ
によれば、ソース領域側のコンタクトホール下の非ソー
ス領域に、第１導電型の高濃度基板領域が形成されてい
ることから、当該コンタクトホールを介しての配線によ
って前記ソース領域と前記高濃度基板領域とが同時にコ
ンタクトされ、電極端子を共通化した３端子構成によっ
てＭＯＳトランジスタが動作することになる。そして、
このような３端子構成により、ＭＯＳトランジスタの素
子面積は小さくなる。

【００１３】上記第３の構成のＭＯＳトランジスタの製
造方法によれば、上記構成のＭＯＳトランジスタを製造
することができる。

【００１４】上記第４の構成のＭＯＳトランジスタの製
造方法によれば、前記ソース領域側に形成されたコンタ
クトホールのみを通じて第１導電型の不純物をイオン注
入するので、ドレイン領域のコンタクトホール下の抵抗
値の上昇を抑えることが可能である。

【００１５】上記第５の構成のＭＯＳトランジスタの製
造方法によれば、前記ドレイン領域には、当該ドレイン
領域側に形成されたコンタクトホールを通じて第２導電
型の不純物をイオン注入するので、ドレイン領域のコン
タクトホール下の抵抗を低減しつつ前記構造のＭＯＳト
ランジスタを製造することができる。

【００１６】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。なお、本実施例においては、ｐ型の半導体
基板に形成されたｎ型ＭＯＳトランジスタを例として説
明するが、これに限られるものではない。

【００１７】本実施例のｎ型ＭＯＳトランジスタは、図
１に示すように、ｐ型のシリコン基板２００の表面の素
子分離膜２０７，２０７で区画された素子形成領域に、
ｎ型のソース領域２０２及びドレイン領域２０３が、両
領域間にチャンネル領域２０８を介在させてセルフアラ
インで形成され、前記チャンネル領域２０８上にゲート
電極２１０がゲート酸化膜２０９を介して形成され、基
板上に堆積した層間絶縁膜２０１に形成したコンタクト
ホール２０５によって前記ソース領域２０２及びドレイ
ン領域２０３の各々に電気的に接続される金属電極２０
６を有した構造である。

【００１８】そして、ｎ型のソース領域２０２上に形成
されるコンタクトホール２０５は、ｎ型のソース領域２
０２の一部分及びこの領域２０２外（非ソース領域）で
あって前記素子分離膜２０７を一部浸食して前記ｐ型の
シリコン基板２００上におよんで形成されるとともに、
前記コンタクトホール２０５下のｐ型のシリコン基板２
００の非ソース領域にはｐ型の高濃度基板領域２０４が
形成されている。

【００１９】かかる構成であれば、ソース領域２０２側
のコンタクトホール２０５下の非ソース領域に、ｐ型の
高濃度基板領域２０４が形成されていることから、当該
コンタクトホール２０５を介しての金属電極２０６によ
って前記ソース領域２０２と前記高濃度基板領域２０４
とが同時にコンタクトされ、電極端子を共通化した３端
子構成によってＭＯＳトランジスタが動作することにな
る。そして、このような３端子構成によれば、従来構造
においてソース領域とは別個の領域に形成することが必
要であった高濃度基板領域が不要になることから、ＭＯ
Ｓトランジスタの素子面積は小さくなる。

【００２０】次に、上記構造のＭＯＳトランジスタの製
造方法を、図２に示す工程図に基づいて説明する。

【００２１】まず、同図（ａ）示すように、ｐ型のシリ
コン基板２００上に、選択酸化法により、４５００Åの
厚みに素子分離膜２０７を形成し、素子形成領域を得
る。そして、この素子形成領域のシリコン基板２００の
表面にゲート絶縁膜（第１絶縁膜）２０９となる熱酸化
膜３０９を約１５０Åの厚みに成長させる。その後、基
板全面にノンドープの多結晶シリコン膜を約３５００Å
の厚みに堆積し、その全面にリンガラスを堆積し、熱処
理を行って不純物を拡散させ活性化したｎ型の多結晶シ
リコン膜を写真蝕刻法によってパターニングしてゲート
電極２１０を形成する。なお、本実施例では、ノンドー
プの多結晶シリコン膜を堆積したが、その他、リン等の
不純物を予めドープした多結晶シリコン膜を堆積しても
よいものである。

【００２２】次に、同図（ｂ）に示すように、ゲート電
極２１０をマスクとして、ｎ型の不純物イオンである砒
素（Ａｓ⁺ ）３１１を、打ち込み強さが５０ｋｅＶ、ド
ーズ量が６×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオン
注入し、セルフアラインでｎ型のソース領域２０２及び
ドレイン領域２０３（いずれも未活性の状態）を形成す
る。なお、上記ゲート電極２１０をマスクとしたイオン
注入により、これらソース領域２０２とドレイン領域２
０３との間にチャンネル領域２０８が形成されることに
なる。

【００２３】次に、同図（ｃ）に示すように、基板全面
に層間絶縁膜（第２絶縁膜）２０１となる二酸化シリコ
ン（ＳｉＯ₂ ）膜３０１をＣＶＤ法により約７０００Å
の厚みに堆積した後、熱処理を行うことにより、前記ソ
ース領域２０２及びドレイン領域２０３を活性化させ
た。

【００２４】次に、同図（ｄ）に示すように、写真蝕刻
法によりドレイン領域２０３及びソース領域２０２への
配線を行うためのコンタクトホール２０５を形成する。
このとき、ドレイン領域２０３では、その中央位置に開
口し、ドレイン領域２０３まで達するコンタクトホール
２０５を形成する。一方、ソース領域２０２側のコンタ
クトホール２０５においては、ソース領域２０２の一部
分及びこの領域２０２外であって前記素子分離膜２０７
を一部を浸食して前記ｐ型のシリコン基板２００上にお
よぶ開口幅を有し且つこれらに到達する深さに形成す
る。このように、前記ｐ型のシリコン基板２００に到達
するように前記コンタクトホール２０５を形成するため
に、十分なオーバーエッチングを行っている。

【００２５】次に、同図（ｅ）に示すように、二酸化シ
リコン膜３０１をマスクとし、前記コンタクトホール２
０５を通じて、ｐ型の不純物イオンであるＢＦ₂ ⁺ ３１
２を打ち込み強さが５０ｋｅＶ、ドーズ量が３×１０¹⁵
ａｔｏｍｓ／ｃｍ² の条件で上記のｐ型のシリコン基板
２００にイオン注入し、不純物の活性化のための熱処理
を行う。上記のドーズ量は、ソース領域２０２、及びド
レイン領域２０３を形成するために注入したＡｓ⁺ より
低い濃度でｐ型シリコン基板２００よりも十分に高い濃
度に設定している。即ち、ＢＦ₂ ⁺ ３１２は、コンタク
トホールを通じてソース領域２０２及びドレイン領域２
０３にも注入されるが、ソース領域２０２及びドレイン
領域２０３のｎ型はｐ型に反転しないようにするととも
に、ｐ型シリコン基板２００に注入された部分において
ｐ型の高濃度基板領域２０４が形成されるようにしてい
る。

【００２６】次に、同図（ｄ）に示すように、基板全面
にアルミニウム等の金属を堆積した後、パターニングし
て金属電極２０６を形成する。

【００２７】上記の製造方法により、図１に示した構造
のＭＯＳトランジスタを得ることができる。

【００２８】なお、上記図２に示した製造方法では、図
２（ｄ）の工程において、ドレイン領域２０３側のコン
タクトホール２０５からドレイン領域２０３にもＢＦ₂
⁺ ３１２が注入されることになり、ドレイン領域２０３
のコンタクトホール２０５下の抵抗値が上昇してしま
う。そこで、かかる方法に代えて、例えば、ドレイン領
域２０３側のコンタクトホール２０５をレジストで覆
い、ソース領域２０２側に形成されたコンタクトホール
２０５のみを通じてｐ型の不純物をイオン注入してｐ型
の高濃度基板領域２０４を形成することにより、ドレイ
ン領域２０３のコンタクトホール２０５下の抵抗値の上
昇を抑えることが可能である。

【００２９】また、上記図２の製造方法又は前記製造方
法により、ソース領域２０２側にｐ型の高濃度基板領域
２０４を形成した後、ソース領域２０２側のコンタクト
ホール２０５をレジストで覆い、ドレイン領域２０３側
のコンタクトホール２０５を通じてリン（Ｐ⁺ ）を打ち
込み強さが３０ｋｅＶ、ドーズ量が３×１０¹⁵ａｔｏｍ
ｓ／ｃｍ² の条件で注入するようにしてもよい。この方
法によれば、ドレイン領域２０３のコンタクトホール２
０５下の抵抗を低減しつつ図１の構造のＭＯＳトランジ
スタを製造することができる。

【００３０】

【発明の効果】以上のように、本発明によれば、ＭＯＳ
トランジスタの素子面積を小さくできるので、半導体装
置の高集積化が図れる。また、この素子面積の小さなＭ
ＯＳトランジスタを、その製造工程を複雑化することな
く比較的簡単に、更に、コンタクト抵抗の低減を図りつ
つ製造できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明のＭＯＳトランジスタを示す断面図であ
る。

【図２】本発明のＭＯＳトランジスタの製造工程を示す
断面図である。

【図３】従来のＭＯＳトランジスタを示す断面図であ
る。

【符号の説明】

２０１ 層間絶縁膜 ２０２ ソース領域 ２０３ ドレイン領域 ２０４ ｐ型の高濃度基板領域 ２０５ コンタクトホール ２０６ 金属電極 ２０７ 素子分離膜 ２０８ チャンネル ２０９ ゲート絶縁膜 ２１０ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 泰之 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表面に第２導
   電型のソース領域及びドレイン領域が両領域間にチャン
   ネル領域を介在させて形成され、前記チャンネル領域上
   にゲート電極がゲート絶縁膜を介して形成され、基板表
   面に被覆された絶縁膜に形成したコンタクトホールによ
   って前記ソース領域及びドレイン領域の各々に電気的に
   接続される電極が形成されて成るＭＯＳトランジスタに
   おいて、 前記第２導電型のソース領域上に形成されるコンタクト
   ホールが、当該ソース領域及びこの領域外の非ソース領
   域におよぶ開口幅を有して形成されるとともに、当該コ
   ンタクトホール下の前記非ソース領域には、第１導電型
   の高濃度基板領域が形成されていることを特徴とするＭ
   ＯＳトランジスタ。
2. 【請求項２】 前記第２導電型のソース領域上に形成さ
   れる前記コンタクトホールが素子分離膜の一部を侵食す
   る開口幅を有して形成されていることを特徴とする請求
   項１に記載のＭＯＳトランジスタ。
3. 【請求項３】 第１導電型の半導体基板に素子分離膜を
   形成する工程と、前記半導体基板の表面のチャンネル領
   域とする部分の上に第１絶縁膜を介してゲート電極を形
   成する工程と、前記半導体基板表面に前記チャンネル領
   域をはさんで第２導電型のソース領域及びドレイン領域
   を形成する工程と、これらの上に第２絶縁膜を堆積させ
   る工程と、この第２絶縁膜にドレイン領域ではドレイン
   領域まで達するコンタクトホールを形成するとともにソ
   ース領域ではソース領域及びこの領域外の非ソース領域
   におよぶ開口幅で当該非ソース領域及び前記ソース領域
   まで達するコンタクトホールを形成する工程と、コンタ
   クトホールから前記半導体基板に第１導電型の不純物を
   イオン注入して前記非ソース領域に第１導電型の高濃度
   基板領域を形成する工程と、コンタクトホールを介して
   配線を行う工程とを含むことを特徴とするＭＯＳトラン
   ジスタの製造方法。
4. 【請求項４】 前記ソース領域側に形成されたコンタク
   トホールのみから前記半導体基板に第１導電型の不純物
   をイオン注入することを特徴とする請求項３に記載のＭ
   ＯＳトランジスタの製造方法。
5. 【請求項５】 前記ドレイン領域には、当該ドレイン領
   域側に形成されたコンタクトホールを通じて第２導電型
   の不純物をイオン注入することを特徴とする請求項３又
   は請求項４に記載のＭＯＳトランジスタの製造方法。