JPS61144069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61144069A JPS61144069A JP26578484A JP26578484A JPS61144069A JP S61144069 A JPS61144069 A JP S61144069A JP 26578484 A JP26578484 A JP 26578484A JP 26578484 A JP26578484 A JP 26578484A JP S61144069 A JPS61144069 A JP S61144069A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術骨１千〕；
本発明は半導体装置の製造方法に関し、特にソース、ド
レイン領域及びゲート電極に改良を加えた半導体装置の
製造方法に関する。
レイン領域及びゲート電極に改良を加えた半導体装置の
製造方法に関する。
従来、ＭＯ８型トランジスタのソース、ドレイン領域の
抵抗を下げる手段としては、種々の方法が提案されてい
る（特開昭５９−１６０５４０）。
抵抗を下げる手段としては、種々の方法が提案されてい
る（特開昭５９−１６０５４０）。
（１）、最も単純な方法であるが、ソース、ドレイン領
域のコンタクトホールを大きく開口し、へβ等の金属を
張付ける方法（第２図（ａ）、（ｂ）図示）。図中の１
は、例えばＰ型の半導体基板である。この基板１の表面
には素子分離領域２が設けられ、該素子分離領域２で囲
まれた基板１表面にはＮ＋型のソース、ドレイン領域３
．４が夫々形成されている。基板１上には、ゲート酸化
膜５を介してゲルト電極６が形成されている。前記素子
分離領域２を含む基板１には層間絶縁１１７が形成され
、ソース、°ドレイン領域３．４の夫々の一部に対応す
る層間絶縁１１７にはコンタクトホール８ａ、８ｂが開
口されている。これらコンタクトホール８ａ１８ｂには
、Ａ２電ｔｉ９ａ、９ｂが夫々形成されている。しかし
ながら、このトランジスタによれば、二層へ多技術を使
用しない限り、ソース、ドレイン領域３．４上のＡ２電
極９ａ。
域のコンタクトホールを大きく開口し、へβ等の金属を
張付ける方法（第２図（ａ）、（ｂ）図示）。図中の１
は、例えばＰ型の半導体基板である。この基板１の表面
には素子分離領域２が設けられ、該素子分離領域２で囲
まれた基板１表面にはＮ＋型のソース、ドレイン領域３
．４が夫々形成されている。基板１上には、ゲート酸化
膜５を介してゲルト電極６が形成されている。前記素子
分離領域２を含む基板１には層間絶縁１１７が形成され
、ソース、°ドレイン領域３．４の夫々の一部に対応す
る層間絶縁１１７にはコンタクトホール８ａ、８ｂが開
口されている。これらコンタクトホール８ａ１８ｂには
、Ａ２電ｔｉ９ａ、９ｂが夫々形成されている。しかし
ながら、このトランジスタによれば、二層へ多技術を使
用しない限り、ソース、ドレイン領域３．４上のＡ２電
極９ａ。
９ｂ上を別電位のへ２配線を走らせることができない。
（２）、ソース、ドレイン領域の幅を広くする方法（第
３因、第４図参照）。即ち、第３図のソース、ドレイン
領域の狭い幅Ｗ１から第４図のそれの広い幅Ｗ２へ変え
ることにより低抵抗化を図ったものである。しかしなが
ら、この場合、素子の集積度の低下を招く。
３因、第４図参照）。即ち、第３図のソース、ドレイン
領域の狭い幅Ｗ１から第４図のそれの広い幅Ｗ２へ変え
ることにより低抵抗化を図ったものである。しかしなが
ら、この場合、素子の集積度の低下を招く。
（３１，ソース、ドレイン領域の比抵抗を下げる方 ７
法（第５図、第６図）。即ち、第５図の状態力１らソー
ス、ドレイン領域３．４の深さを第６図のように深くす
る方法である。しかしながら、この場合、トランジスタ
のチャネル長（Ｌ）が短くなるという問題が生じる。
法（第５図、第６図）。即ち、第５図の状態力１らソー
ス、ドレイン領域３．４の深さを第６図のように深くす
る方法である。しかしながら、この場合、トランジスタ
のチャネル長（Ｌ）が短くなるという問題が生じる。
（１）、所望の領域にのみＮ型の不純物を再拡散する方
法（第７図（ａ）、（ｂ）図示）。図にお＆％で、ソー
ス領域１０＆ｔＮ＋型のＩｉＩ域１１ａとＮ−型の領域
１２ａとからなり、ドレイン領域１３番よＮ＋型の領域
１１ｂとＮ−の領ｍ１２ｋ）とからなる。ここで、Ｎ＋
型の領域１１ａ、Ｉｌｂが再拡散によって形成される。
法（第７図（ａ）、（ｂ）図示）。図にお＆％で、ソー
ス領域１０＆ｔＮ＋型のＩｉＩ域１１ａとＮ−型の領域
１２ａとからなり、ドレイン領域１３番よＮ＋型の領域
１１ｂとＮ−の領ｍ１２ｋ）とからなる。ここで、Ｎ＋
型の領域１１ａ、Ｉｌｂが再拡散によって形成される。
しかしながら、この場合、マスク合せ回数が一回増加す
る。また、Ｎ“型の領域１１ａ、１１ｂとゲート電極６
とのマスク合せ精度を見込まなければならない。
る。また、Ｎ“型の領域１１ａ、１１ｂとゲート電極６
とのマスク合せ精度を見込まなければならない。
（５，ソース、ドレイン領域３．４に対して多結晶シリ
コン、Ｍ ＯＳ ｉ ２ ／多結晶シリコンなどからな
る配線を平行でかつ接続して配置する方法（第８図（ａ
）、（ｂ）図示）。図中＋７） １４８ Ｇ、ｔコンタ
クトホール１５．１６を介してソース領域３に接続する
上記材料からなる配線であり、１４ｂはコンタクトホー
ル１７．１８を介してドレイン領域４に接続する同材料
の配線である。しかしながら、この場合、マスク合せ回
数が最低２回は増加する。
コン、Ｍ ＯＳ ｉ ２ ／多結晶シリコンなどからな
る配線を平行でかつ接続して配置する方法（第８図（ａ
）、（ｂ）図示）。図中＋７） １４８ Ｇ、ｔコンタ
クトホール１５．１６を介してソース領域３に接続する
上記材料からなる配線であり、１４ｂはコンタクトホー
ル１７．１８を介してドレイン領域４に接続する同材料
の配線である。しかしながら、この場合、マスク合せ回
数が最低２回は増加する。
また、ゲート領域の低抵抗化のためには、ゲート電極材
料を高融点金属（ＭＯＳｉ２、Ｗ等）で形成することが
でき、上記（１）〜（５との組合わせでソース、ドレイ
ン、ゲート領域ともに低抵抗化を図ることができる。し
かし、いずれの場合もマスク合せ回数が増加したり、マ
スク合せ精度との兼合いで余分なスペースを取ったりす
る。
料を高融点金属（ＭＯＳｉ２、Ｗ等）で形成することが
でき、上記（１）〜（５との組合わせでソース、ドレイ
ン、ゲート領域ともに低抵抗化を図ることができる。し
かし、いずれの場合もマスク合せ回数が増加したり、マ
スク合せ精度との兼合いで余分なスペースを取ったりす
る。
本発明は上記事情に鑑みてなされたもので、マスク合せ
回数を増加したり、ソース、ドレイン領域の接合深さを
深くしたりすることなく、高融点金属膜によりソース、
ドレイン領域及びゲート領域を低抵抗化するとともに、
前記高融点金属膜を自己整合的に形成し得る高集積度の
半導体装置の製造方法を提供することを目的とする。
回数を増加したり、ソース、ドレイン領域の接合深さを
深くしたりすることなく、高融点金属膜によりソース、
ドレイン領域及びゲート領域を低抵抗化するとともに、
前記高融点金属膜を自己整合的に形成し得る高集積度の
半導体装置の製造方法を提供することを目的とする。
本発明は、通常の方法により半導体基板上にゲート酸化
膜を介してゲート電極を形成し、更にゲート電極をマス
クとして基板に拡散領域を形成した後、全面に絶縁膜を
形成し、これをＲＩＥによりゲート電極の側壁にのみ残
存させ、この後拡散領域及びゲート電極の表面に高融点
金属膜を形成することにより、前述した目的を達成しよ
うとするものである。
膜を介してゲート電極を形成し、更にゲート電極をマス
クとして基板に拡散領域を形成した後、全面に絶縁膜を
形成し、これをＲＩＥによりゲート電極の側壁にのみ残
存させ、この後拡散領域及びゲート電極の表面に高融点
金属膜を形成することにより、前述した目的を達成しよ
うとするものである。
以下、本発明の一実施例をＬ Ｄ Ｄ （Ｌ ｉｇｈｔ
ｌｙｏ ０Ｄｅｄ Ｄ ｒａｉｎ）構造のＭＯＳトラ
ンジスタの裂造に適用した場合について、第１図（ａ）
〜（ｆ）を参照して説明する。
ｌｙｏ ０Ｄｅｄ Ｄ ｒａｉｎ）構造のＭＯＳトラ
ンジスタの裂造に適用した場合について、第１図（ａ）
〜（ｆ）を参照して説明する。
１１）、まず、通常の方法により、例えばＰ型のシリコ
ン基板２１表面に素子分離領域２２を形成し、この素子
分離領域２２で囲まれた基板２１上にゲート酸化１！２
３を介して多結晶シリコンからなるゲート電極２４を形
成し、更にこのゲート電極２４をマスクとして基板２１
にｎ型不純物を拡散してＮ−型の浅い不純物領域２５ａ
１不純物領域２６ａを形成した（第１図（ａ）図示）。
ン基板２１表面に素子分離領域２２を形成し、この素子
分離領域２２で囲まれた基板２１上にゲート酸化１！２
３を介して多結晶シリコンからなるゲート電極２４を形
成し、更にこのゲート電極２４をマスクとして基板２１
にｎ型不純物を拡散してＮ−型の浅い不純物領域２５ａ
１不純物領域２６ａを形成した（第１図（ａ）図示）。
つづいて、ＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ ）法により全面に厚いシリコ
ン酸化１１２７を形成した（第１図（ｂ）図示）。更に
、反応性イオンエツチング（ＲＩＥ）により前記シリコ
ン酸化膜２７をエツチングし、ゲート電極２４の側壁に
のみこの酸化［１２７を残存させた（第１図（Ｃ）図示
）。
Ｄｅｐｏｓｉｔｉｏｎ ）法により全面に厚いシリコ
ン酸化１１２７を形成した（第１図（ｂ）図示）。更に
、反応性イオンエツチング（ＲＩＥ）により前記シリコ
ン酸化膜２７をエツチングし、ゲート電極２４の側壁に
のみこの酸化［１２７を残存させた（第１図（Ｃ）図示
）。
（２０次に、前記ゲート電極２４及び残存した酸化１Ｉ
２７をマスクとして基板にｎ型不純物を拡散し、Ｎ＋型
の深い不純物領域２５ｂ１深い不純物領域２６ｂを形成
した（第１図（ｄ）図示）。なお、同図（ｄ）において
、一方の浅い不純物領域２５ａと深い不純物領域２５ｂ
とからソース領域２８が構成され、他方の浅い不純物領
域２６ａと深い不純物領域２６ｂとからドレイン領域２
９が構成される。つづいて、高融点金属膜としてのタン
グステン（ｗ）膜３０をｃｖｏａ＊によりソース、ドレ
イン領域２８．２９及びゲート電極２４上に選択的に形
成した（第１図（ｅ）図示）。なお、Ｗ膜３０の形成の
際、Ｗｌ１３０はフィールド酸化膜２２や残存酸化膜２
７上には堆積されず、ソース、ドレイン領域２８．２９
やゲート電極２４上にのみ堆積された。従って、Ｗ膜３
０は、ソース、ドレイン領域２８．２９及びゲート電極
３０に対して自己整合的に形成された。また、Ｗ膜３０
の膜厚は所望の抵抗によって変えることができるが、ゲ
ート電極２４より厚くするとソース、ドレイン領域２８
．２９上のＷＩＩ３０とゲート電極２４上のＷｌ１３０
が電気的に短絡する可能性が有るので、ゲート電極２４
よりは厚くできない。
２７をマスクとして基板にｎ型不純物を拡散し、Ｎ＋型
の深い不純物領域２５ｂ１深い不純物領域２６ｂを形成
した（第１図（ｄ）図示）。なお、同図（ｄ）において
、一方の浅い不純物領域２５ａと深い不純物領域２５ｂ
とからソース領域２８が構成され、他方の浅い不純物領
域２６ａと深い不純物領域２６ｂとからドレイン領域２
９が構成される。つづいて、高融点金属膜としてのタン
グステン（ｗ）膜３０をｃｖｏａ＊によりソース、ドレ
イン領域２８．２９及びゲート電極２４上に選択的に形
成した（第１図（ｅ）図示）。なお、Ｗ膜３０の形成の
際、Ｗｌ１３０はフィールド酸化膜２２や残存酸化膜２
７上には堆積されず、ソース、ドレイン領域２８．２９
やゲート電極２４上にのみ堆積された。従って、Ｗ膜３
０は、ソース、ドレイン領域２８．２９及びゲート電極
３０に対して自己整合的に形成された。また、Ｗ膜３０
の膜厚は所望の抵抗によって変えることができるが、ゲ
ート電極２４より厚くするとソース、ドレイン領域２８
．２９上のＷＩＩ３０とゲート電極２４上のＷｌ１３０
が電気的に短絡する可能性が有るので、ゲート電極２４
よりは厚くできない。
次いで、全面に層間絶縁膜３１を形成した後、各Ｗ［Ｉ
３０に夫々対応する眉間絶縁１１３１にコンタクトホー
ル３２を開口した。この後、これらコンタクトホール３
２にＡβ配置３３を形成し、更に全面にパンシベーショ
ン膜３４を形成してＬＤＤ構造のＭｏＳトランジスタを
製造した（第１図（ｆ）図示）。
３０に夫々対応する眉間絶縁１１３１にコンタクトホー
ル３２を開口した。この後、これらコンタクトホール３
２にＡβ配置３３を形成し、更に全面にパンシベーショ
ン膜３４を形成してＬＤＤ構造のＭｏＳトランジスタを
製造した（第１図（ｆ）図示）。
しかして、本発明によれば、Ｗｌ１３０をＣＶＤ法によ
りソース、ドレイン領域２８．２９上のみならず、ゲー
ト電極２４上にも形成するため、ソース、ドレイン領域
２８．２９及びゲート領域の低抵抗化を図ることができ
る。また、Ｗ［１３０を形成する際、Ｗ膜３０を単結晶
シリコンからなるソース、ドレイン領域２８．２９及び
多結晶シリコンからなるゲート電極２４上にのみ自己整
合的に堆積形成できるため、余分なマスク合せをするこ
とを回避できる。更に、同等な理由により、マスク合せ
精度との兼合いで余分なスペースを取る必要がなく、素
子の集積度を向上できる。
りソース、ドレイン領域２８．２９上のみならず、ゲー
ト電極２４上にも形成するため、ソース、ドレイン領域
２８．２９及びゲート領域の低抵抗化を図ることができ
る。また、Ｗ［１３０を形成する際、Ｗ膜３０を単結晶
シリコンからなるソース、ドレイン領域２８．２９及び
多結晶シリコンからなるゲート電極２４上にのみ自己整
合的に堆積形成できるため、余分なマスク合せをするこ
とを回避できる。更に、同等な理由により、マスク合せ
精度との兼合いで余分なスペースを取る必要がなく、素
子の集積度を向上できる。
なお、上記実施例では、ソース、ドレイン領域が夫々浅
い不純物領域と深い不純物領域とから構成される場合に
ついて述べたが、これに限らず、第９図に示す如く、ソ
ース、ドレイン領域が浅い不純物領域から構成される場
合でも、上記実施例と略同様に低抵抗化を図ることがで
きる。
い不純物領域と深い不純物領域とから構成される場合に
ついて述べたが、これに限らず、第９図に示す如く、ソ
ース、ドレイン領域が浅い不純物領域から構成される場
合でも、上記実施例と略同様に低抵抗化を図ることがで
きる。
また、上記実施例では、高融点金属膜としてＷ膜を用い
たが、これに限らず、モリブデン膜、チタン躾などを用
いてもよい。
たが、これに限らず、モリブデン膜、チタン躾などを用
いてもよい。
以上詳述した如く本麹明によれば、マスク合せ回数を増
加したり、ソース、ドレイン領域の接合深さを深くした
りすることなく、高融点金属膜によりソース、ドレイン
領域及びゲート領域を低抵抗化するとともに、前記高融
点金属膜を自己整合的に形成し得る高集積度の半導体装
置の製造方法を提供できる。
加したり、ソース、ドレイン領域の接合深さを深くした
りすることなく、高融点金属膜によりソース、ドレイン
領域及びゲート領域を低抵抗化するとともに、前記高融
点金属膜を自己整合的に形成し得る高集積度の半導体装
置の製造方法を提供できる。
第１図（ａ）〜＜ ｆ ）は本発明の一実施例に係るＬ
ＤＤ構造のＭＯ８型トランジスタの製造方法を工程順に
示す断面図、第２図（ａ）は従来の半導体装置の断面図
、同図（ｂ）は同図（ａ）のＸ−Ｘ線に沿う断面図、第
３図は従来の他の半導体装置の平面図、第４図は第３図
の半導体装置のソース、ドレイン領域の幅を広くしたこ
とを示す平面図、第５図は従来の他の半導体装置の断面
図、第６図は第５図の半導体装置のソース、トレイン領
域の深さを深くしたことを示す断面図、第７図（ａ）は
従来の他の半導体装置の平面図、同図（ｂ）は同図（ａ
）のＸ−Ｘ線に沿う断面図、第８図（ａ）は従来の他の
半導体装置の平面図、同図（ｂ）は同図（ａ＞のＸ−Ｘ
ａに沿う断面図、第９図は本発明の他の実施例に係るＭ
Ｏ８型トランジスタの断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子弁ｗｉ
ｆｌ域、２３・・・ゲート酸化膜、２４・・・ゲート電
極、２５ａ、２５ｂ、２６ａ、２６ｂ・・・不純物領域
、２７・・・厚いシリコン酸化膜、２８・・・ソース領
域、２９・・・ドレイン領域、３０・・・タングステン
（Ｗ）膜、３１・・・層間絶縁膜、３２・・・コンタク
トホール、３３・・・Ａ２配線、３４・・・パッシベー
ション膜。 ′出願人代理人 弁理士 鈴江武彦 第２図 第 ３図 第 ４図 第５図 第６１ 第７ｇＢ
ＤＤ構造のＭＯ８型トランジスタの製造方法を工程順に
示す断面図、第２図（ａ）は従来の半導体装置の断面図
、同図（ｂ）は同図（ａ）のＸ−Ｘ線に沿う断面図、第
３図は従来の他の半導体装置の平面図、第４図は第３図
の半導体装置のソース、ドレイン領域の幅を広くしたこ
とを示す平面図、第５図は従来の他の半導体装置の断面
図、第６図は第５図の半導体装置のソース、トレイン領
域の深さを深くしたことを示す断面図、第７図（ａ）は
従来の他の半導体装置の平面図、同図（ｂ）は同図（ａ
）のＸ−Ｘ線に沿う断面図、第８図（ａ）は従来の他の
半導体装置の平面図、同図（ｂ）は同図（ａ＞のＸ−Ｘ
ａに沿う断面図、第９図は本発明の他の実施例に係るＭ
Ｏ８型トランジスタの断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子弁ｗｉ
ｆｌ域、２３・・・ゲート酸化膜、２４・・・ゲート電
極、２５ａ、２５ｂ、２６ａ、２６ｂ・・・不純物領域
、２７・・・厚いシリコン酸化膜、２８・・・ソース領
域、２９・・・ドレイン領域、３０・・・タングステン
（Ｗ）膜、３１・・・層間絶縁膜、３２・・・コンタク
トホール、３３・・・Ａ２配線、３４・・・パッシベー
ション膜。 ′出願人代理人 弁理士 鈴江武彦 第２図 第 ３図 第 ４図 第５図 第６１ 第７ｇＢ
Claims (4)
- （１）、半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、このゲート電極をマスクとして前
記基板表面に不純物を導入し拡散領域を形成する工程と
、全面に絶縁膜を形成する工程と、この絶縁膜を反応性
イオンエッチングにより除去し該絶縁膜をゲート電極の
側壁にのみ残存させる工程と、高融点金属膜を前記拡散
領域及びゲート電極上に形成する工程とを具備する事を
特徴とする半導体装置の製造方法。 - （２）、半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、このゲート電極をマスクとして基
板表面に不純物を導入し浅い不純物領域を形成する工程
と、全面に絶縁膜を形成する工程と、この絶縁膜を反応
性イオンエッチングにより除去し該絶縁膜をゲート電極
の側壁にのみ残存させる工程と、この残存した絶縁膜及
び前記ゲート電極をマスクとして基板表面に不純物を導
入して深い不純物領域を形成し、前記浅い不純物領域と
からソース、ドレイン領域を形成する工程と、高融点金
属膜を前記ソース、ドレイン領域及びゲート電極上に形
成する工程とを具備することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （３）、高融点金属膜がタングステン膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （４）、ゲート電極が多結晶シリコンからなることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26578484A JPS61144069A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26578484A JPS61144069A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144069A true JPS61144069A (ja) | 1986-07-01 |
Family
ID=17421990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26578484A Pending JPS61144069A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855247A (en) * | 1988-01-19 | 1989-08-08 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
-
1984
- 1984-12-17 JP JP26578484A patent/JPS61144069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855247A (en) * | 1988-01-19 | 1989-08-08 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
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