KR950003943B1 - 박막 반도체 장치 - Google Patents

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도시히로 야마시따
야스히로 마쯔시마
요지 요시무라
유따까 다까후지
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샤프 가부시끼가이샤
쯔지 하루오
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Abstract

내용 없음.

Description

박막 반도체 장치
제1도는 본 발명에 따른 제1실시예의 박막(thin-film) 반도체 장치의 평면도,
제2도는 제1도의 A-A′선 단면도,
제3도는 본 발명에 따른 제2실시예의 박막 반도체 장치의 평면도,
제4도는 공지된 박막 반도체 장치의 평면도,
제5도는 n형 박막 트랜지스터의 ID-VDS특성(Vgs=0)을 나타낸 그래프,
제6도는 제1실시예의 CMOS 인버터의 전송 특성(점선으로 나타낸 것)과 VAL=20 볼트에서 공지된 CMOS 인버터의 전송 특성(실선으로 나타낸것)을 나타내 그래프,
제7도는 제2실시예의 CMOS 인버터의 전송 특성(점선으로 나타낸것)과 제1실시예의 전송 특성(실선으로 나타낸것)을 나타낸 그래프,
제8도는 제2실시예의 CMOS 인버터의 일부를 형성하는 n형 TFT의 특성 곡선을 나타낸 그래프,
제9도는 제1실시예의 일부를 형성하는 n형 TFT의 특성 곡선을 나타낸 그래프,
제10도는 채널 영역에 첨가된 p형 불순물을 갖지않는 p형 TFT의 특성 곡선을 나타낸 그래프,
제11도는 채널 영역에 첨가된 p형 불순물을 갖는 p형 TFT 특성 곡선을 나타낸 그패프
* 도면의 주요 부분에 대한 부호의 설명
7 : 게이트 전극 15 : 절연기판
17 : 산화물 막 31,32 : 단자
33 : 입력단자 34 : 출력단자
35 : n형 TFT 36 : p형 TFT
39,40,41,42,43 : 접속홀
본 발명은 박막 반도체 장치, 특히 액정 표시장치를 구동하는데 적합한 CMOS 구조를 갖는 박막 반도체 장치에 관한 것이다.
박막 트랜지스터(TFT)가 모든 액정 화소를 구동하기위한 스위칭 장치로서 제조되는 액티브 매트릭스 액정 표시장치 분야에 대한 연구와 개발이 활발히 이루어져 왔다. 또한, 상기 TFT를 구동하기 위한 내장 구동기 회로를 갖는 액정 표시장치에 대한 연구도 이루어지고 있다. 내장 구동기 회로는 액정 표시장치 기판에 직접 형성된 TFT로 구성되어 있다.
액정 표시장치를 구동하기 위한 구동기 회로에서 가장 작은 소자는 한 쌍의 n형 및 p형 TFT로 구성된 CMOS(보상적 금속 산화물 반도체)를 갖는 인버터이다. 통상, 폴리실리콘 반도체 층(폴리실리콘 TFT)을 갖는 TFT는 상기 TFT로서 사용된다. 왜냐하면 폴리실리콘이 비정질 실리콘 보다 전자와 홀의 이동도를 더 크게하고 n형 및 p형 TFT가 동일한 공정에의해 형성됨에 따라 CMOS 구조가 더 쉽게 형성될 수 있기때문이다. 그러므로 이러한 특성을 갖는 폴리실리콘 TFT로 구성된 CMOS 인버터는 동작 주파수와 전력 소비면에서 우수한 특성을 나타낸다.
공기된 CMOS 인버터의 예는 제4도에 도시되어 있다. 단자(33)는 인버터의 입력 단자이고 단자(34)는 그의 출력 단자이다. 2진 상태의 저전위가 단자(31)에 인가되는 반면 고전위는 단자(32)에 인가된다.
저전위가 인가되는 단자(3l)는 접속 홀(39)을 통해 n형 TFT(35)의 소오스에 연결된다. n형 TFT(35)의 드레인은 접속흘(40)을 통해 인버터의 출력 단자(34)에 연결된다. 반면, 고전위가 인가되는 단자(32)는 접속홀(42)을 통해 p형 TFT(36)의 소오스에 연결되고, p형 TFT(36)의 드레인은 접속홀(41)을 통해 인버터의 출력 단자(34)에 연걸된다. 인버터의 입력 단자(33)는 접속흘(43)을 통해 TFT(35,36)의 게이트 전극(37,38)에 각각 연결된다.
인버터의 출력 단자(34)에서의 전위는 단자(31)와 단자(32) 사이의 전위차, 즉 TFT(35)와 (36) 사이의 소오스-드레인 저항비에 의해 결정된다. 즉, 입력 단자(33)의 전위가 낮을 때 n형 TFT(35)는 오프되는 반면, p형 TFT(36)이 온일 때, 이는 p형 TFT(36)의 저항이 n형 TFT(35)의 저항에 비해서 충분히 낮다는 것을 의이한다 졀과적으로, 단자(32)에서 인가된 고전위는 출력 단자(34)에서 출력된다. 역으로, 입력단자(33)의 전위가 높을 때 n형 TFT(35)는 온이고, p형 TFT(36)는 오프이므로 출력 단자(34)에서 저전위를 출력한다.
액티브 매트릭스 액정 표시장치의 구동기 회로를 구동하려면 보통의 LSI회로를 구동하는데 필요한 전압(통상 5볼트)보다 더 높은 전압을 요하게 된다. 예를들면, 표시장치 특성의 경우에 최근 이용될 수 있는 최상의 표시장치 모드라고 일컬어지는 통상의 화이트 모드를 사용할 때, 100 : 1 또는 그 이상의 콘트라스트비를 얻으려고 한다면, 약 7.5볼트의 전압이 액정에 인가되어야 한다. 더우기, 장기간에 걸쳐 DC전압을 인가하면 액정 특성을 저하시키기 때문에 AC 바이어스가 액정에 인가되어야 한다.
그러므로, 각각의 화소에서 액정을 구동하기 위한 각 TFT의 게이트 전극(액정 판넬에서)에는 TFT가 오프일 때 -7.5 볼트의 드레인 전위에 대한 저장된 화상 신호를 유지할 수 있는 전압을 공급해야 하는 반면, TFT가 온일 때 TFT의 드레인 전극에는 7.5 볼트의 화상 신호가 기록될 수 있는 전압을 공급해야한다. 액정 판넬의 TFT들 사이에서 임계 전압 변동등을 감안할 때, 액티브 매트릭스 액정 표시장치의 구동기 회로는 고전위와 저전위 사이에 약 20볼트의 전위차(VHL)로 동작되어야 한다.
일반적으로, TFT의 소오스-드레인 전압이 증가됨에 따라, TFT를 끄기위한 전위가 그의 게이트 전극에 인가될 때 일지라도 TFT의 소오스와 드레인 사이에 흐르는 누설 전류가 생긴다.
제5도에서, 게이트-소오스 전압 Vgs가 O볼트일 때 실선은 n형 TFT(35)의 드레인-소오스 전압 VDS의 함수로서 드레인 전류 ID를 나타낸다(오프 상태에서 n형 TFT(35)를 설치)
VDS는 O볼트가 단자(31)에 인가될 때 제4도의 CMOS 인버터의 단자(34)에 나타나는 전압에 해당한다. ID는 n형 TFT(35)가 오프 상태에 있을 때 n형 TFT(35)의 채널 영역을 흐르는 누설전류에 해당한다.
제5도에서 실선으로 나타낸 특성 곡선으로 부터, 공지된 인버터의 n형 TFT(35)에서 VDS가 15볼트를 초과할 때 누설전류(ID)가 갑자기 증가한다는 것을 알 수 있다. 이러한 경향은 p힝 TFT에서 보다 n형 TFT에서 더 분명히 나타낸다.
제6도는 실선은 VHL이 20볼트일 때 제4도의 CMOS 인버티의 전송 특성을 나타낸다.
입력 전압 VIN이 O볼트일 때(n형 TFT(35)는 오프임), 출력 전압 VIN은 20볼트보다 더 낮다. 왜냐하면, Vgs가 O볼트 일 때에도[n형 TFT(35)는 오프], n형 TFT(35)의 저항은 제4도에서 나타낸 것처럼 증가된 VDS로 인해 크게 증가하지 않고 P형 TFT(36)의 저항은 n형 TFT(35)의 저항(35)과 비례되게 하기 때문이다. 그러므로, p형 TFT의 저항에 의한 전압 강하의 효과가 출력 전압 VOUT에서 나타나서 VIN이 O볼트일때 출력 전압 VOUT을 20볼트 이하로 떨어뜨린다.
한편, VIN이 20볼트일 때 출력 전압 VOUT은 적절한 출력인 O볼트이다 이는 n형과 p형 TFT사이의 특성차로 인한 것이다.
더우기, 전송 특성이 출력 레벨은 일반적으로 낮다. 제6도에서 실선으로 나타낸 부적합한 특성을 갖는 인버터는 더 늦은 동작속도, 고장 가능성 증가등과 같은 문제점을 갖고 있다.
공지된 박막 반도체 장치는 또한, 다음과 같은 문제점을 갖고 있다.
채널 층이 폴리실리콘으로 부터 형성되는 TFT중에서 n형 TFT는 일반적으로 p형 TFT보다 더 큰 구동능력을 갖고 있다. 그로므로, 상기에 기재한 CMOS 인버터가 폴리시리콘 TFT로 제조될 때, n형 TFT가 더 낮은 저항을 갖기 때문에 인버터 출력은 더 낮은 VIN영역에서 반전된다.
이러한 불안정한 인버터 특성은 제6도에서 실선으로 나타냈다. 특성치는 n형 TFT와 p헝 TFT사이에 대칭이 아니기 때문에, 출력 전압 VOUT을 나타내는 곡선은 VIN과 관련하여 낮은 레벨 쪽으로 바이어스된다. 출력 전압 VOUT에 이러한 바이어스가 있으면 인버터의 고장 뿐만아니라 인버터의 동작 속도 감소를 가져을 수 있다.
인버터의 출력 전압 VOUT은 인버터를 구성하는 n형과 p형 TFT간의 저항비 그리고 전위차 VHL에 의해 결정된다. 출력 전압 VOUT의 바이어스를 정정하는 방법으로는 각 TFT의 채널 길이와 폭을 변경함으로써 TFT들 간에 동일한 저항비를 얻는 것이 있다. 예를들면, 상기 인버터에서 위쪽(p형 TFT 36)과 아래쪽(n형 TFT 35)사이에 동일한 저항비를 얻기 위해서, p형 TFT(36)는 n형 TFT(35)보다 더 큰 채널 폭을 갖거나 n형 TFT(35)가 p형 TFT(36)보다 더 긴 채널을 가져야 한다.
그러나, 이러한 방법은 인버터의 전송속도 감소와 인버터 면적의 증가와 같은 문제점을 갖고 있다.
상기한 종래의 수많은 단점들을 해결하는 본 발명의 박막 반도체 장치는 기판; 기판위에 형성된 제1 및 제2반도체 층; 제1반도체 층에 형성된 제1채널 영역, 제1채널 영역에 형성된 제1게이트 절연막, 및 제1게이트 절연막에 형성된 게l게이트 전극을 포함하는 n형 박막 트랜지스터, 제2반도체 층에 형성된 제2채널 영역, 제2채널 영역에 형성된 제2게이트 절연막 및 제2게이트 절연막에 형성된 제2게이트 전극을 포함하는 p형 박막 트랜지스터로 구성되고, 상기 제1 및 제2게이트 전극중 적어도 하나가 채널 길이방향을 따라 간격진 복수개의 전극 섹션을 포함한다.
본 발명에 따라서, 기판; 기판위에 형성된 제1 및 제2반도체 층; 제l반도체 층에 형성된 제1채널 영역, 제1반도체 층에 형성된 제1소오스 영역, 제1반도체 층에 형성된 제1드레인 영역, 제1채널 영역에 형성된 제1게이트 절연막 및 제1게이트 절연막에 형성된 제1게이트 전극을 포함하는 n형 박막 트랜지스터; 제2반도체 층에 형성된 제2채널 영역, 제1반도체층에 형성된 제2소오스 영역, 제1반도체 층에 형성된 제2드레인 영역, 제2채널 영역에 형성된 제2게이트 절연막, 및 제2게이트 절연막에 형성된 제2게이트 전극을 포함하고, 상기 제2드레인 영역이 제1드레인 영역에 연결되고, 제2게이트 전극이 제l게이트 전극에 연결되며, 제1 및 제2게이트 전극중 적어도 하나가 채널 길이 방향을 따라 간격진 복수 개의 게이트 전극 섹션을 포함하는 박막 반도체 장치를 제공한다.
바람직한 실시예에서, 상기 복수개의 게이트 전극 섹션을 갖는 적어도 하나의 게이트 전극 아래에 있는 적어도 하나의 제1 및 제2채널 영역이 채널 길이 방향을 따라 간격진 복수 개의 채널 부영역을 포함하고, 채널 부영역이 각각의 게이트 전극 섹션을 대면하고 있다.
본 발명에 따라서, 기판; 기판위에 형성된 제1 및 제 2 반도체 층, 제 1반모체 층에 형 성된 제1채널 영역, 제1반도체 층에 형성된 제1소오스 영역, 제1반도체 층에 형성된 제1드레인 영역, 제1채널 영역에 형성된 제1게이트 절연막, 및 제l게이트 절연막에 형성된 제1게이트 전극을 포함하는 n형 박막 트랜지스터, 제2반도체 층에 형성된 제2채널 영역, 제1반도체 층에 형성된 제2소오스 영역, 제1반도체 층에 형성된 제2드레인 영역, 제2채널 영역에 형성된 제2게이트 절연막 및 제2게이트 절연막에 형성된 제2게이트 전극을 포함하고, 상기 제2드레인 영역이 제1드레인 영역에 연결되고, 제2게이트 전극이 제l게이트 전극에 연결되며, 제1 및 제2게이트 전극중 적어도 하나가 채널 길이 방향을 따라 간격진 복수 개의 게이트 전극 섹션을 포함하고 제1채널 영역의 p형 불순물로 도핑되는 박막 반도체 장치를 제공한다.
바람직한 실시예에서, 상기 복수개의 게이트 전극 섹션을 갖는 적어도 하나의 게이트 전극 아래에 있는 적어도 하나의 제1 및 제2채널 영역이 채널 길이 방향을 따라 간격진 복수 개의 채널 부영역을 포함하고, 채널 부영역이 각각의 게이트 전극 섹션을 대면하고 있다.
바람직한 실시예에서, p형 박막 트랜지스터의 제2소오스 및 드레인 영역은 p형 불순물로 도핑된다.
TFT에서, 오프 전압이 게이트 전극에 인가될 때 발생되는 소오스-드레인 저항은 TFT인 드레인과 채널 영역사이에 p-n접촉부에서의 저항에 의해 일차적으로 제공된다. 그러나, 특정 수준 이상의 전압이 소오스와 드레인 사이에 인가될 때 p-n접합부를 따라 많은 전류가 누설되므로 p-n접합부에서 저항을 감소시킨다.
본 발명의 박막 트랜지스터에서, 게이트 전극과 채널 영역이 채널 길이를 따라 간격진 부섹션으로 각각 분리되기 때문에, 소오스와 드레인 사이에 인가된 전압을 소오스와 드레인 사이에 형성된 복수개의 접합부사이에 할당된다. 예를들면 게이트 전극과 채널 영역이 2개의 부섹션으로 각각 분리될 때, 소오스와 드레인사이에 인가된 전압은 2개의 p-n접합부 사이에 할당되며, 각각은 인가된 전압의 일부를 취한다 이 경우에, 각 접합부에 인가된 전압이 감소되기 때문에, 접합부를 흐르는 누설 전류가 감소하므로 접합부의 저항을 떨어뜨리지않게 된다. 그 결과, 전체적으로 큰 오프 저항이 유지될 수 있다.
채널층이 폴리실리콘으로 부터 형성되는 TFT에서, n형 TFT는 일반적으로 p형 TFT보다 더 큰 구동능력을 갖는다.
본 발명에 따라서, p형 불순물은 n형 TFT의 반전 임계전압을 높히기 위해서 n형 TFT의 채널 영역에 첨가되므로 p형 TFT와 유사한 n형 TFT의 구동 능력을 저하시키게 된다. 그러므로, 트랜지스터 특성은 n형과 p형 TFT사이에 균형을 이룬다. 그 결과 한 쌍의 n형과 p형 TFT로 구성된 CMOS인버터의 출력 특성을 향상시키게 된다
또한, 복수 개의 p-n 접합부는 게이트 전극과 채널 영역을 복수개의 부섹션으로 분리함으로써 소오스와 드레인 사이에 형성된다. 그 결과, 고전압이 소오스와 드레인 사이에 인가될 때, 각 p-n 접합부에 인가된 전압은 감소하고, 그에 의해 p-n접합부를 통한 누설전류의 발생을 억제하게 된다. 그러므로, 고 전압이 인가될 때일지라도, TFT의 오프 지항은 감소되지 않으므로 CMOS 인버터의 출력 특성을 저하시키지 않는다.
그러므로, 본 발명에서는 (1) 전위차 VHL이 클지라도 양호한 전송 특성을 제공하는 CMOS 인버터 구조를 갖는 박막 반도체 장치를 제공하는 목적; 그리고 (2) 출력 전압에서의 바이어스가 장치 면적을 증가시키지 않고도 없어지는 CMOS 인버터 구조를 갖는 박막 반도체 장치를 제공하는 목적을 달성할 수 있게된다.
본 기술분야의 숙련자라면 첨부도면을 통해 본 발명의 수많은 목적과 장점을 더 쉽게 이해할 수 있을 것이다.
제1도는 본 발명에 따른 박막 반도체 장치(CMOS 인버터)를 도시한다. 본 CMOS 인버터와 제4도에 도시된 종래 기술의 CMOS 인버터의 주요 차이는 본 실시예의 n형 TFT(5)의 게이트 전극(7)이 2개 섹션으로 분할되는 것이다. 게이트 전극(7)의 분기 섹션(게이트 전극 섹션 7a,7b)은 채널 길이 방향을 따라 간격을 두어 배치되어 있다. 본 실시예에서, 채널 길이 방향은 제1도의 A-A'선과 평행하다.
제1도의 A-A'선 단면 구조는 제2도에 도시되어 있다. 제2도를 참조하여 본 실시예의 CMOS 인버터의 구조는 제조 공정에 따라 다음에서 설명한다.
먼저, CVD법을 이용하여 투명 절연 기판(15)의 전체 표면상에 걸쳐 폴리실리콘 박막을 80nm 두께로 형성한다. 투명 절연 기판(15)은 바람직하게는 유리, 석영, 또는 다른 물질로 형성된다. 이 폴리실리콘 박막은 가공되어 채널 영역(16), 소오스 영역(소오스 전극)(25), 드레인 영역(드레인 전극)(26), 및 채널층들(16) 사이에 배치된 영역(29)을 형성하여 n형 TFT(5)가 형성되고, 채널 영역(14), 소오스 영역(소오스 전극)(28) 및 드레인 영역(드레인 전극)(27)을 형성하여 p형 TFT(6)가 형성되게 된다.
이어 si+이온을 폴리실리콘 막에 첨가하면 그 결과 비정질로 된다. 질소 분위기에서 어닐링하므로써 이온첨가를 행하여 직경이 큰 결정 조직을 갖는 폴리실리콘 박막을 형성한다. 기판으로는 절연막이 위에 형성된 반도체 기판이 상술한 투명 절연 기판 대신 사용될 수 있다.
이어, 통상의 사진 평판과 에칭 수법을 사용하여, 폴리실리콘 박막을 제1도에 도시된 바와 같이 정방형폴리실리콘 박막(50,60)에 패턴화시킨다 n형 TFT(5) 및 p형 TFT(6)의 채널 폭은 CMOS인버터에 필요한 구동능력을 고려하여 결정된다. 본 실시예에서, 채널폭은 약 TFT에시 20μm이다.
이후, 게이트 절연막으로 작용하는 산화물 막(17)은 CVD에 의해 100nm 두께로 형성된다. 산화물 막(17)은 스퍼터링에 의해 증착되거나 또는 폴리실리콘 박막(50,60)의 상부 표면을 열로 산화시키는 것에 의해 성장될 수 있다.
산화물 막(17)의 상부에, 폴리실리콘 박막이 CVD에 의해 증착되고, 또 이 폴리실리콘 막은 확산에 의해 불순물(도핑제)로 도핑되어 폴리실리콘 막의 저항율을 감소시키게 된다. 도핑은 확산 대신 이온 첨가에 의해 실행될 수 있다. 본 실시예에서, 폴리실리콘 박막은 450nm 두께로 형성된다.
상기 폴리실리콘 막을 패턴화시킴으로써 각 TFT(5,6)의 게이트 전극(7,8)이 형성된다 n형 TFT(5)의 게이트 전극(7)은 채널 길이 방향을 따라 간격을 두고 위치하는 2개의 전극 섹션(7a,7b)으로 패턴화된다.
각 게이트 전극 섹션(7a,7b)의 폭(즉 채널 길이 방향을 따라 측정원 크기) 온 4μm(총 8㎛)이다. p형TFT(6)의 게이트 전극 폭은 8μm이다.
입력 단자(3)로 부터 연장된 게이트 전극(7)은 제1도에 도시된 바와 같이 연장됨에 따라 동일 크기의 전압이 n형 TFT(5)의 게이트 전극 섹션(7a,7b)에 인가되도록 분기된다. 그러나 게이트 전극(7)은 개별 말단이 반드시 포크형으로 형성될 필요는 없고, 게이트 전극 섹션(7a,7b)의 말단은 채널 영역의 서로 다른 외면에 접속될 수 있다. 또한, 게이트 전극(7)은 절연막을 통하여 이들 위에 증착된 알루미늄 또는 다른 물질에 의해 제공된 전기 접속을 갖는 2개의 완전히 별도의 게이트 전극 섹션(7a,7b)으로 구성될 수 있다.
이어 n형 불순물은 소오스 영역(25), 드레인 영역(26)및 n형 TFT(5)의 2개의 게이트전극 섹션(7a,7b)으로 둘러싸인 영역(29)에 이온 첨가될 수 있다. 이온 첨가는 게이트 전극 섹션(7a,7b)를 첨가 마스크로서 사용하여 실행된다. 이온 첨가의 결과, n형 TFT(5)의 채널 영역(16)은 채널 길이 방향을 따라 간격을 두고 위치한 2개의 채널 부 영역(16a,l6b)으로 나뉜다. 영역(29)은 소오스 영역(25) 및 드레인 영역(26)의 형성과 동일한 방식으로 게이트 전극 섹션(7a,7b)과 정렬되어 형성되기 때문에, 채널 부영역(16a,16b)은 게이트 절연막(17)을 사이에 두고 게이트 전극 섹션(7a,7b)과 접하도록 배치된다.
이렇게하여 형성된 영역(29)의 전도물 유형은 소오스 영역(25)과 드레인 영역(26)과 동일하다. 한편, 채널 부영역(16a,16b)은 n형 불순물로 도핑되지 않기 때문에, 트랜지스터가 오프 상태일 때 영역(29)과 채널하부영역(16a,16b) 사이에서 p-n 접합부가 형성된다.
폴리실리콘 박막(60)에서, p형 TFT(6)의 소오스 영역(28)과 드레인 영역(27)은 게이트 전극(8)을 첨가 마스크로, 하여 이온 첨가하는 것에 의해 p형 불순물로 도핑된다.
p형 TFT(6)가 형성되는 영역을 덮은 내식막은 n형 TFT(5)의 소오스와 드레인을 형셩하기 위해 이온첨가를 실행할 때 첨가 마스크로서 사용될 수 있고, 또 n형 TFT(5)가 형성되는 영역을 덮는 내식막은 p형TFT(6)의 소오스와 드레인을 형성하기 위해 이온 첨가를 실행할 때 이온 첨가 마스크로서 사용된다. 산화실리콘 막 또는 질화 실리콘 막은 CVD에 의해 기판 전체 표면에 절쳐 700mm의 두께로 증착되어 절연층(20)을 형성한다.
이어, 접촉 공(9,10,11,12,13)은 제1도에 도시된 위치에서 열린다. 제2도에 도시된 바와 같이, 접촉 공(9,10,11,12)은 절연층(20)과 게이트 절연막(17) 모두를 관통하여 각 게이트 전극(7,8)에 이르도록 형성된다. 한편, 입력 단자용 접촉 공(13)은 절연층(20)을 관통하여 형성된다.
저 전위 공급 단자(1), 고 전위 공급 단자(2), 입력 단자(3) 및 출력 단자(4)는 알루미늄 또는 기타 재료로 형성된 저 저항을 금속막을 사용하여 형성된다. 단자(1)는 접촉 공(9)을 통하여 n형 TFT(5)의 소오스영역(25)에 접속된다. 단자(2)는 접촉 공(12)을 통하여 p형 TFT(6)의 소오스 영역(28)에 접속되는 반면에, 단자(3)는 접촉공(13)을 통하여 n형 및 p형 TFT(5,6)의 각 게이트 전극(7,8)에 접속된다. 단자(4)는 각 접촉공(10,11)을 통하여 n형 및 p형 TFT의 각 드레인 영역(26,27)에 접속된다.
CMOS 인버터의 n형 TFT(5)상에서 측정된 오프시 누성 전류는 제5도에서 점선 곡선으로 나타낸다.
종래 기술의 n형 TFT(35)의 경우(실선으로 표시됨), 누설 전류는 VDS기 l5볼트를 초과할 때 급격히 증가하고, VDS가 20볼트일 때에 전류는 약 10μA(10-6암페어)까지 증가한다. 이와 대조적으로, 본 실시예의 인버터의 n형 TFT(5)의 경우, 누설 전류는 VDS가 20볼트일 때에도 충분히 낮은 수준으로 유지된다. 이는 본 실시예에서 VDS가 2개의 p-n 접합부 사이에 할망되므로 접속 누설 전류가 감소되어 TFT의 오프 저항이 전체적으로 저하되는 것을 방지하기 때문이다.
제6도에서 점선 곡선은 VhL이 20볼트일 때 전송 특성을 나타낸다. 제4도에 도시된 종래 기술의 인버터의 경우, VIN이 O볼트일 때 출력 전압 VOUT은 20볼트 보다 낮다(실선으로 표시됨). 이와 대조적으로, 본 실시예의 인버터의 경우, 출력 전압은 정확히 20볼트를 나타내며 적합한 인버터 특성을 나타낸다. 이는 본 실시예에서 VDS가 20볼트일 때 n형 TFT(5)에 흐르는 누설 전류가 적고 또 오프 저항이 충분히 높기 때문이다.
제3도는 본 발명의 다른 박막 반도체 장치를 도시한다. 본 실시예와 제1도에 도시된 CMOS 인버터의 주요 차이는 본 실시예에서 p형 불순물이 n형 TFT(5)의 채널 영역에 첨가되어 있는 점이다. 제3도에서 B-B'선 단면 구조는 제2도에 도시된 제1실시예의 그것과 동일하다.
본 실시예의 제조 공정을 설명한다. 본 실시예의 CMOS 인버터는 제3도에 도시된 정방형 폴리실리콘 박막(50,60)이 패턴화에 의해 형성되는 단계까지는 제1실시예에서 적용된 것과 동일한 공정 단계를 이용하여 제조된다.
폴리실리콘 박막이 폴리실리콘 박막(50,60)으로 패턴화된 후, 광내식막을 도포하고 또 이 광내식막을 제3도에서 점선이 쳐진 영역(14)만을 노출시키는 구멍을 갖는 패턴에 노출시켜 현상시킨다.
이후 붕소 이온과 같은 p형 불순물을 폴리실리콘 박막의 영역(14)만으로 이온 첨가시킨다. 첨가량은 5×10l2cm-2내로 한정된다. 첨가량을 다양하게 하여 n형 TFT(5)의 임계 전압을 원하는 값으로 조정할 수 있다. 임계전압을 제어하고자 한다면 1×1011cm-2의 최소량이 필요할 것이다.
광내식막을 제거한 후, 게이트 절연막으로 작용하는 산화물 막(17)이 CVD에 의해 100nm 두꼐로 형성된다. 이후의 공정 단계는 제1실시예에서와 동일하다.
p형 불순물이 채널 영역에 첨가된 n형 TFT(5)의 특징은 제8도에 도시되어 있고, 또 n형 불순물이 제4도에 도시된 채널 영역에 첨가되지 않은 n형 TFT(35)의 특징은 제9도에 도시되어 있다. 제10도는 채널영역에 p형 불순물 첨가물을 갖지 않는 p형 TFT의 특징적 곡선을 나타낸다.
제11도는 채널 영역에 p형 불순물이 삽입되지 않은 p형 TFT의 특징적 곡선을 나타낸다.
제8도와 제9도 사이의 특징적 곡선을 비교하면, p형 불순물이 채널 영역에 첨가되지 않은 TFT와 비교하여 p형 불순물의 채널 영역에 첨가된 n형 TFT(5)에서 저항은 높고 드레인 전류(ID)는 낮다는 것을 나타낸다. 이는 p형 불순물이 채널 영역에 첨가된 결과로 n형 TFT(5)는 보다 높은 반전 임계 전압을 갖기 때문이다.
상기 n형 TFT의 특징을 제10도와 제11도에 도시된 p형 TFT(6,36)의 특징적 특성과 비교하면, 본 실시예의 n형 TFT(5)와 p형 TFT(6) 사이에서 아주 우수한 대칭적 특징이 유지됨을 알 수 있다.
제7도에, VHL이 20볼트일 때 본 실시예의 CMOS 인버터의 전송 특징은 점선 곡선으로 나타낸다. p형 불순물이 n형 TFT의 채널 영역에 첨가되지 않는 CMOS 인버터의 전송 특징(실선 곡선으로 표시됨)과 비교하면, 고전측 사이에 대칭이 향상됨을 알 수 있다.
상술한 실시예에서, 임계 전압을 제어하기 위한 이온 첨가는 n형 TFT(5)의 채널 영역에만 첨가되고 p형 TFT(6)에 채널 영역에서 첨가되지 않는다. 그러나 불순물은 TFT(5,6)의 채널 영역에 동시에 첨가되어TFT(6) 뿐만 아니라 TFT(5)에서 도핑된 영역을 형성한다는 것을 알 수 있다. 제8도에 도시된 p헝TFT(6)의 특징과 제7도에 도시된 특징(재널 영역에 불순물이 첨가되지 않음) 사이에 큰 차이는 없고, p형 TFT(6)의 채널 영역으로의 불순물 첨가는 트랜지스터 특징에 대해 매우 적은 영향을 나타낸다. 이 공정은 영역(14)에 걸쳐 구멍을 갖는 광내식막을 형성하는 단계를 제어하는 이점을 갖는다.
상기 실시예에서, CMOS 인버터를 구성하는 n형 및 p형 TFT(5,6) 쌍은 동일한 채널폭(20μm)으로 제공되지만, 특징들이 n형 및 p형 TFT(5,6) 사이에서 대칭이 아니면, 그의 채널 폭을 변경시킴으로써 TFT 사이에서 구동력이 균형을 잡을 수 있다 또한, 상기 실시예에서, n형 및 p형 TFT(5,6)은 같은 채널 길이(8μm)로 제공되지만, 번화될 수 있다. 각 n형 및 p형 TFT(5,6)에 적합한 값의 채널 길이와 채널 폭을 개별적으로 고정하는 것에 의해, 인버터 특징을 더 향상시킬 수 있다.
또한 상기 실시예에서, n형 TFT(5)의 게이트 전극(7)은 2개의 게이트 전극 섹션(7a,7b)으로 분할되지만, 3개 또는 그 이상의 게이트 전극 섹션으로 분할될 수 있다. 이 경우, 소오스-드레인 전압은 상기 실시예에서 보다 더 많은 접합부중으로 할당된다. 이로써 소오스-드레인 유전 강도를 향상시켜 보다 높은 전압으로도 적당히 작용할 수 있는 CMOS 인버터를 달성할 수 있다.
상기 실시예에서, CMOS 인버터를 구성하는 TET 쌍 중에서, n형 TFT(5)의 게이트 전극(7) 만이 하부 섹션으로 분할되지만, p형 TFT(6)의 게이트 전극(8)은 부섹션으로 분할될 수 있다는 것을 알 수 있다. 이 경우, 소오스-드레인 유전 특성은 p형 TFT(6)에서도 향상되지만, 향상된 인버터 특징도 제공된다.
또한 TFT는 게이트 전극(7,8)이 폴리실리콘 박막(50,60)아래(기판 면위에)에 형성되도륵 구성될 수 있다. 그러나, 이 경우, 소오스 영역(25,28), 드레인 영역(26,27)등은 정렬된 형태로 형성될 수 없으므로 이들 영역을 형성시키기 위해 마스크 패턴이 형성되어야 한다.
상술한 바와 같이, 본 발명의 박막 반도체 장치는 누설 전류를 감소시키는 오프 상태에서 고 저항을 유지할 수 있는 고 소오스-드레인 전압용 박막 트랜지스터를 포함한다. 이는 고장이 없고 우수한 전송 특징을 갖는 인버터 기능을 제공하는 작용을 한다.
따라서, 본 발명의 박막 반도체 장치는 비교적 높은 전압이 인가되는 구동기 회로, 특히 액티브 매트릭스액정 표시장치용 구동기 회로에 적당하다.
또한 본 발명의 박막 반도체 장치에 따르면 CMOS 인버터를 구성하는 n형 및 p형 박막 트랜지스터 사이에서 특징의 양호한 대칭이 수득된다 그 결과 CMOS인버터의 출력 전압에서 바이어스가 거의 발생하지 않고 그에 따라 박막 반도체 장치의 고장을 방지한다. 또한, 이 이점은 박막 트랜지스터의 채널 길이 또는 채널 폭을 증가시키지 않고 제공될 수 있기 때문에 장치 영역을 증가시킬 필요가 없을 뿐만 아니라 전송 속도 감소도 없다.
당해 분야에 숙련된 자들은 본 발명의 관점이나 정신을 벗어남이 없이도 여러가지 변경이 가능한 것이다. 따라서, 첨부된 특허 청구의 범위가 명세서에 기재된 상기 실시예들에 한정되는 것은 아니며, 특히 청구 범위에 기재된 사항을 그의 모든 균등물에도 적용됨을 유의해야 할 것이다.

Claims (5)

  1. 기판(15); 상기 기판 위에 형성된 제1반도체층(50) 및 제2반도체층(60); 상기 제1반도체층 내에형성된 제1채널영역(16), 상기 제1채널영역의 위에 형성된 제1게이트절연막(17), 및 상기 제1게이트절연막 위에 형성된 제1게이트전극(17)을 포함하는 n형 박막트랜지스터(5); 상기 제2반도체층 내에 형성된 제2채널영역(14), 상기 제2채널영역 위에 형성된 제2게이트절연막(17), 및 상기 제2게이트절연막 위에 형성된 제2게이트 전극(8)을 포함하는 p형 박막트랜지스터(6); 구비하고, 상기 제1게이트전극이 복수의 게이트전극 섹션(7a,7b)으로 분할되고, 상기 게이트전극 섹션은 채널 길이방향을 따라 간격을 두고 서로 평행하게 배치되어 있는 박막 반도체장치.
  2. 기판(15), 상기 기판 위에 형성된 제1반도체층(50) 및 제2반도체층(60); 상기 제1반도체층 내에 형성된 제1채널영역(16), 상기 제1반도체층 내에서 상기 제l채널영역에 인접하여 상기 제1채널영역을 양측에서 협지하도록 형성된 제1소오스영역(25)과 제1드레인영역(26), 상기 제1채널영역 위에 형성된 제1게이트절연막(17), 및 상기 제1게이트절연막 위에 형성된 제1게이트전극(7)을 포함하는 n형 박막트랜지스터(5); 상기 제2반도체층 내에 형성된 제2채널영역(14), 상기 제2반도체층 내에서 상기 제2채널영역에 인접하여 제2채널영역을 양측에서 협지하도록 형성된 제2소오스영역(28)과 제2드레인영역(27), 상기 제2체널영역 위에 형성된 제2게이트절연막(17), 및 상기 제2게이트절연막 위에 형성된 제2게이트전극(8)을 포함하는 p형 박막트랜지스터(6), 상기 제1게이트전극과 제2게이트전극에 접속된 입력단자(3); 및 상기 제1드레인영역과 제2드레인영익에 접속된 출력단자(4);를 구비하고, 상기 제1게이트전극이 복수의 게이트전극 섹션(7a,7b)으로 분할되고, 상기 게이트전극 섹션은 채널 길이방향을 따라 간격을 두고 서로 평행하게 배치되어 있는 박막 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1채널영역이 복수의 채널 부영역(16a,16b)으로 분할되고, 상기 채널 부영역 각각은 상기 게이트절연막을 통해 복수의 게이트전극 섹션 각각에 대향하도록 채널 길이방향을 따라 간격을 두고 서로 평행하게 배치되어 있는 박막 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1채널영역에 p형 불순물이 도핑되어 있는 박막 반도체장치.
  5. 제1항 또는 제2항에 있어서, 상기 제2게이트전극이 복수의 게이트 전극 섹션으로 븐할되고, 상기게이트전극 섹션은 채널 길이방향을 따라 간격을 두고 서로 평행하게 배치되어 있는 박막 반도체장치.
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