JP2002529914A - 半導体の製造法 - Google Patents

半導体の製造法

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JP2002529914A JP2000580245A JP2000580245A JP2002529914A JP 2002529914 A JP2002529914 A JP 2002529914A JP 2000580245 A JP2000580245 A JP 2000580245A JP 2000580245 A JP2000580245 A JP 2000580245A JP 2002529914 A JP2002529914 A JP 2002529914A
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ニイストロム、ヤン、クリスチアン
ヨハンソン、テッド
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テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
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Abstract

(57)【要約】 本発明は、１つの型の多数の能動デバイスＮＭＯＳ１、ＮＭＯＳ２、ＮＰＮ１およびＮＰＮ２を有する１つの半導体回路の半導体の製造法に関する。この方法は、半導体基板１の上に第１領域４、１６を配置する段階と、前記第１領域４、１６の中に特性の異なる組を有する前記型の２つの能動デバイスを作成する段階とを有する。前記能動デバイスを作成する段階は、前記第１領域４、１６の中に第１部分領域６′、１０′および第２部分領域６″、１０″を作成する段階を有する。前記段階はさらに、不純物添加パラメータの異なる組を有する第１添加不純物Ｐ1、Ｐ3および第２添加不純物Ｐ2、Ｐ4を前記第１領域のそれぞれ第１面積領域および第２面積領域の中に導入する段階と、前記第１部分領域６′、１０′および前記第２部分領域６″、１０″を生成するために前記基板１にアニールを行う段階とを有する。前記添加不純物は同じ型のＰ型である。このことにより、単一の集積回路の上に異なる添加不純物分布を有する２つの部分領域を製造することができる。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は半導体の製造法に関する。さらに詳細に言えば、本発明は半導体基板
の上に特定の種類の多数個のバイポーラ・トランジスタまたはＭＯＳトランジス
タを製造する方法に関する。この場合、それぞれの半導体トランジスタは異なる
特性を有することができる。
【０００２】 （関連する技術の説明） 近代的な遠距離通信システムでは、バイポーラ集積回路は主要な役割を果たし
ている。バイポーラ回路はアナログ機能として、例えば電流および電圧のスイッ
チングに、および高周波ラジオ回路機能（ミクサ、増幅器、検波器、など）に、
最も多く用いられている。
【０００３】 マイクロエレクトニクスにおける一般的な傾向は、全体的な特性を増強するた
めに、およびシステムの寸法、消費電力および価格を縮小するために、単一のチ
ップの上にますます多くの機能を集積することである。この集積はいくつかの欠
点を有している。欠点の１つは、集積される異なる部分ブロックのおのおのに対
して、デバイスの特性を別々に最適化することができないことである。その代わ
りに、異なるデバイスに対する要求が平等に良く適合させるというある程度の妥
協に基づいて、特性を選定しなければならない。集積の前に最適の特性を得るた
めのパラメータの１つがもし異なる電源電圧を用いることであったならば、この
ことが特に当てはまる。
【０００４】 バイポーラ・トランジスタの電気特性は、エミッタ／ベース／コレクタのその
垂直方向の分布によって主として設定される。この場合、通常はベースの特性が
支配的な部分である。通常は、ベースはイオン注入によって作成される。この場
合、アニール／不純物を駆動する熱サイクルの活性化は、エミッタ／ベース／コ
レクタの分布を最終的に決定する。
【０００５】 これらの２つの段階に対するパラメータを変えることにより、トランジスタの
特性を広い範囲内で適合させることができる。非常に高い周波数で動作するデバ
イスの場合、（低い注入エネルギと短い熱サイクルを用いることにより得られる
）浅くそして境界がはっきりしたベースが必要であり、一方、低ノイズのトラン
ジスタまたはスイッチング・トランジスタの場合には、小さなベース抵抗値およ
び／または良好な電流処理容量を有する幅の広いベースが好ましい。
【０００６】 半導体基板の上に半導体デバイスを製造する時、それぞれの種類の能動デバイ
スは、例えばＮＭＯＳトランジスタまたはＮＰＮバイポーラ・トランジスタは、
特性の予め定められた１つの組でもって製造されるのが通常である。その理由は
、それぞれの種類の能動デバイスの中で異なる特性を制御することが難しいから
である。特性を変えることは、能動デバイスの幾何学的パターンを変えることに
より行われることが好ましい。
【０００７】 半導体デバイスを作成する通常の方法は、下記の段階、すなわちマスク段階と
、マスクされていない面積領域に添加不純物を導入する段階と、アニール段階と
を有する。添加不純物の導入はイオン注入によって行われるのが通常であり、そ
して添加不純物の導入はそれぞれのデバイスの特性の一部分を決定する。
【０００８】 半導体回路は能動デバイス、例えばトランジスタ、を有することができ、およ
び受動デバイス、例えば抵抗器およびコンデンサ、を有することができる。さら
に複雑な回路は異なる種類のトランジスタを有する、例えばＢｉＣＭＯＳ処理工
程を有する。このような処理工程は、シャイ(Chai)ほか名の米国特許第 5,149,6
63号に開示されている。この特許では、異なる種類のトランジスタが同時に製造
される。
【０００９】 添加不純物を導入することはまた、米国特許第 4,596,605号に開示されている
ように、アニーリングの前にマスクされていない同じ面積領域の中で逐次にまた
実行することができる。
【００１０】 グリーンシュタイン(Greenstein)ほかの米国特許第 4,133,701号は、異なる特
性を有するバイポーラ・トランジスタの作成する方法を開示している。エミッタ
領域を作成するために局所的に特にリンの拡散を増強するのに、選定されたハロ
ゲン・イオンを注入することが用いられる。ベース領域を作成するためのホウ素
の拡散の前に、ハロゲンの注入が実行される。ハロゲンの注入によりエミッタ領
域はさらに深くなるが、しかしベース領域には影響を与えない。
【００１１】 フジツウ(Fujitsu) 会社による欧州特許第 0 143 670号は、同じ基板の上に異
なる特性を有する異なる種類のバイポーラ・トランジスタを作成する方法を開示
している。この方法により、選定されたトランジスタに対するベース領域とすべ
てのトランジスタに対するエミッタ領域とを同時に作成することが達成される。
本発明の目的は、高速なスイッチング速度を有するバイポーラ・トランジスタを
製造し、そして同時に高い耐電圧性を有するバイポーラ・トランジスタを製造す
ることである。
【００１２】 前記で説明した先行技術は、特性の異なる組を有する同じ種類のトランジスタ
を同じチップの上に作成することが必要であることを予想していない。
【００１３】 （要約） 先行技術では解決されていない第１の問題点は、本質的には同じエミッタ領域
であるがしかし異なる特性を有する少なくとも２つの同じ種類のトランジスタを
どのようにして製造するかという問題である。
【００１４】 先行技術では解決されていない第２の問題点は、本質的には同じソース領域お
よびドレイン領域であるがしかし異なる特性を有する少なくとも２つの同じ種類
のＭＯＳトランジスタをどのようにして製造するかという問題である。
【００１５】 第１の問題点は、半導体基板の上に作成される特定の種類の多数個のバイポー
ラ・トランジスタを有する少なくとも１つの半導体回路を製造する、半導体の製
造法によって解決される。この方法は、第１型の第１添加不純物を有する前記半
導体基板の上に第１領域を配置する段階と、前記第１領域の中に第１ベース領域
および第２ベース領域を作成する段階と、前記ベース領域のおのおのの中に前記
第１型の第２添加不純物を導入することによりエミッタ領域を作成する段階と、
前記第１領域の中に前記第１型の第３添加不純物を導入することによりコレクタ
領域を作成する段階とを有する。前記ベース領域を作成する段階は、前記第１型
とは反対の第２型で不純物添加パラメータの異なる組を有する少なくとも第４添
加不純物および第５添加不純物をそれぞれ前記第１領域の少なくとも第１面積領
域および第２面積領域の中に導入する段階と、前記エミッタを作成する前記段階
の前にそれぞれ少なくとも前記第１ベース領域および前記第２ベース領域を生成
するために前記基板にアニールを行う段階とを有し、それにより、単一のアニー
ル段階の期間中に異なる添加不純物分布を有する少なくとも２つのベース領域が
生成され、および前記半導体回路の中に異なる特性を有する少なくとも２つのバ
イポーラ・トランジスが生成される。
【００１６】 第２の問題点は、半導体基板の上に作成される特定の種類の複数個のＭＯＳト
ランジスを有する少なくとも１つの半導体回路を製造する、半導体の同様な製造
法でもって解決される。この方法は、前記半導体基板の上に第１領域を配置する
段階と、前記第１領域の中に少なくとも第１チヤンネル領域および第２チヤンネ
ル領域を作成する段階と、チヤンネル領域のおのおのの２つの反対側に第１型の
第１添加不純物を導入することによりソース領域およびドレイン領域を作成する
段階とを有する。前記チヤンネル領域を作成する段階は、前記第１型とは反対の
第２型で不純物添加パラメータの異なる組を有する少なくとも第２添加不純物お
よび第３添加不純物をそれぞれ前記第１領域の少なくとも第１面積領域および第
２面積領域の中に導入する段階と、前記ソース領域および前記ドレイン領域を作
成する前記段階の前にそれぞれ少なくとも前記第１チヤンネル領域および前記第
２チヤンネル領域を生成するために前記基板にアニールを行う段階とを有し、そ
れにより、単一のアニール段階の期間中に異なる添加不純物分布を有する少なく
とも２つのチヤンネル領域が生成され、および前記半導体回路の中に異なる閾値
電圧を有する少なくとも２つのＭＯＳトランジスが生成される。
【００１７】 本発明のさらに詳細な実施例は、独自の請求項の中に説明されている。
【００１８】 本発明の１つの利点は、同じ半導体基板の上に特性の異なる組を有する例えば
ＮＰＮバイポーラ・トランジスタのような同じ種類のトランジスタを組合わせる
ことが可能であり、そしてそれにより、そのチップの特性および機能を最適にす
ることができることである。
【００１９】 また別の利点は、異なるデバイスの特性を広い範囲で変えることができること
である。
【００２０】 （実施例の詳細な説明） 図１は、本発明に従って製造された２つの種類のトランジスタを有するＢｉＣ
ＭＯＳ回路の横断面図である。このＢｉＣＭＯＳ回路は基板１の上に製造される
。基板１は、第１型（この実施例では、Ｐ型）の不純物が添加された基板である
。基板とエピタクシャル層３との間には、埋込み層２が配置される。埋込み層２
のおのおのには、第２型（この実施例では、Ｎ型）の不純物が添加されている。
埋込み層２のおのおのは、バイポーラ・トランジスタＮＰＮ１およびＮＰＮ２の
コレクタの一部分を型成する。バイポーラ・トランジスタＮＰＮ１およびＮＰＮ
２は、第１型のトランジスタである。
【００２１】 エピタクシャル層３には最初に第１型であるＰ型の不純物が添加され、そして
ＭＯＳ領域４と呼ばれるこの領域の中に、第２種類のトランジスタであるＮＭＯ
ＳトランジスタＮＭＯＳ１およびＮＭＯＳ２が作成される。埋込み層２の上の領
域は第２型であるＮ型の不純物が添加され、それによりバイポーラ領域１６（Ｂ
ＩＰ領域）が型成される。このバイポーラ領域１６の中に、バイポーラ・トラン
ジスタが作成される。
【００２２】 ＭＯＳ領域４はこの場合にはエピタクシャル層３であるが、しかしＭＯＳ領域
４はＰ型またはＮ型の任意の適切な不純物が添加されたウエルであることができ
る。説明を明確にするために、エピタクシャル層３は前記第１型であるＰ型のウ
エルであると考える。
【００２３】 バイポーラ・トランジスタのおのおのは、近傍のデバイスから完全に分離され
ることが必要である。このことは、基板１からエピタクシャル層３にまで延長さ
れた分離領域５を作成することにより達成される。バイポーラ・トランジスタの
おのおのはベース領域６′、６″を有し、そしてこのベース領域の中にエミッタ
領域７を有する。ベース領域６′、６″には第１型であるＰ型の不純物が添加さ
れ、そしてエミッタ領域７には第２型であるＮ型の不純物が添加される。ベース
領域６′、６″の近傍に、コレクタ領域が作成される。コレクタ領域８には、第
２型であるＮ型の不純物が添加される。この場合、バイポーラ・トランジスタＮ
ＰＮ１、ＮＰＮ２のおのおのは、エミッタ・コンタクトｅ1、ｅ2、ベース・コン
タクトｂ1、ｂ2およびコレクタ・コンタクトｃ1、ｃ2を有する。
【００２４】 ＮＭＯＳトランジスタのおのおのは、チヤンネル領域１０′、１０″を有する
。これらのチヤンネル領域には、ＭＯＳ領域（Ｐ型）と同じ型の不純物が添加さ
れる。次に、チヤンネル領域１０′、１０″のおのおのの上に、ゲート酸化物１
１、ポリシリコン・ゲート１２およびスペーサ１３が作成される。ＭＯＳ領域４
の中でゲート１２の両側に、ソース領域１４およびドレイン領域１５が作成され
る。
【００２５】 トランジスタを製造するための本発明の方法は、下記で説明されるように、バ
イポーラ・トランジスタやＭＯＳトランジスタのような種々の種類の能動デバイ
スに対して応用することができる。他の種類の能動デバイスはまた、本発明の方
法によって製造することができる。半導体デバイスを製造する通常の方法は当業
者には周知であるので、詳細には説明しない。本発明の方法は、これらの方法を
補完するものとして説明される
【００２６】 図２ａ〜図２ｄは、本発明に従い異なる特性を有する図１からの２つのＮＰＮ
バイポーラ・トランジスタに対し、種々の製造段階における半導体回路の横断面
の一部分を示した図である。
【００２７】 図２ａは、埋込み層２およびエピタクシャル層３を有する基板の一部分の横断
面図である。ここでは、前記エピタクシャル層には第２型であるＮ型の不純物が
添加されていて、ＢＩＰ領域１６が型成される。分離領域５が作成されて、これ
らのバイポーラ・トランジスタが相互に分離される。これらの工程段階の期間中
に、ＢＩＰ領域１６の上にフィールド酸化物の層２０が作成される。酸化物層２
０の中の第１開口部２１および第２開口部２２を通して、第１型であるＰ型の不
純物、例えばホウ素、の第１添加不純物Ｐ1がイオン注入される。不純物添加パ
ラメータ、例えばエネルギおよび注入時間、の第１組を有する前記第１添加不純
物が、ＢＩＰ領域１６の中の第１深さに多数個の不純物２３を生ずる。これらの
不純物は図ではプラス記号で示されており、この不純物（III族元素）は電子の
不足を生ずることを示している。
【００２８】 図２ｂは、図２ａと同じデバイスの横断面図であるが、前記第１開口部２１を
被覆する保護層２４、例えばフォトレジスト、が付加されている。この保護層２
４により、第１添加不純物と同じ型の第２添加不純物Ｐ2が前記第１開口部２１
だけを通して注入される。添加パラメータの第２組を有する前記第２添加不純物
Ｐ2が、ＢＩＰ領域１６の中の第２深さにまた別の数の多数個の不純物２５を生
ずる。このように、前記第１組のパラメータと前記第２組のパラメータとの組合
わを生成することができる。
【００２９】 前記第１深さと前記第２深さとの間の関係は任意であることができ、そして同
じであることもできる。前記第１開口部を通しての前記イオン注入と前記第２開
口部を通しての前記イオン注入との間の重要な違いは、前記第１組の不純物添加
パラメータの少なくとも１つのパラメータおよび前記第１組のパラメータと前記
第２組のパラメータとの組合わせとが異なることである。例えば、もし同じ不純
物が用いられるならば、イオン注入エネルギが異なる場合には、付加的な深さに
付加的な不純物が生成し、そして同じ不純物を用いてイオン注入時間が異なる場
合には、同じ深さに異なる数の多数個の不純物が生成する。
【００３０】 保護層が除去され、そして不純物を分布するためにこのデバイスに対してアニ
ール段階が予め定められた時間の間行われ、それによりベース領域６′、６″が
作成される。これらのベース領域は、前に行われた注入段階のために異なる添加
不純物分布を有する。アニール段階の期間中、それぞれのベース領域の上にベー
ス酸化物２６が成長される。このことは、図２ｃに示されている。
【００３１】 ベース領域６′、６″の中に、エミッタ領域７が作成される。前記ベース領域
の側方に、コレクタ領域８が作成される。それと同時に、エミッタ酸化物２７お
よびコレクタ酸化物２８がそれぞれの領域の上に作成される。このことは、図２
ｄに示されている。
【００３２】 次に図１に示されているように、エミッタ領域、ベース領域およびコレクタ領
域が、エミッタ・コンタクトｅ1、ｅ2、ベース・コンタクトｂ1、ｂ2およびコレ
クタ・コンタクトｃ1、ｃ2を達成するために接続される。このことは、半導体回
路の半導体デバイスを相互に接続することを可能にする、またはトランジスタに
直接にアクセスすることを可能にする。
【００３３】 ベース領域の中に異なる添加不純物分布を有するバイポーラ・トランジスタを
製造するこの技術は、異なるコレクタ領域または異なるエミッタ領域を備えたバ
イポーラ・トランジスタを製造するのにもちろん用いることができる。コレクタ
領域の中の異なる添加不純物分布により、「ジョンソン・リミット（Johnson Li
mit)」に従い同じ集積回路の上で、異なる電源電圧または異なる周波数特性を有
して動作することができるデバイスが得られる。エミッタ領域の中の異なる添加
不純物分布により、ベース領域の中の添加不純物分布の変化とある程度同じ効果
を生ずることができる。
【００３４】 図３ａ〜図３ｅは、本発明に従い異なる特性を有する２つのＮＭＯＳトランジ
スタに対して、種々の製造段階の期間中の半導体回路の横断面図を示した図であ
る。
【００３５】 図３ａは、基板（図示されていない）の上に成長されたエピタクシャル層３の
横断面図である。このエピタクシャル層はＭＯＳ領域４を型成する。ＭＯＳ領域
４には、前記で説明したように、第１型であるＰ型の不純物が添加されている。
それまでの処理工程段階の期間中に、ＭＯＳ領域４の上にフィールド酸化物３０
が作成されている。フィールド酸化物３０の中に第１開口部３１および第２開口
部３２が配置され、そしてＭＯＳ領域４の両方の露出した面積領域に注入を行う
代わりに、これらの開口部の一方の上に、この実施例では第２開口部３２の上に
、第１保護被覆体３３が取り付けられる。第２型であるＰ型の第１添加不純物Ｐ 3 が、イオン注入の方法により、前記第１開口部３１を通して導入される。その
結果、前記の露出したＭＯＳ領域の中に多数の不純物３４が生成する。
【００３６】 前記の実施例におけるのように両方の開口部を通して第１不純物を注入するこ
とはもちろん可能であるが、しかしこの実施例は任意の組合わせを行うことが可
能であることを示している。
【００３７】 次に、第１保護被覆体３３が除去され、そして前記第１開口部３１の上に第２
保護被覆体３５が取り付けられる。それにより図３ｂに示されているように、第
２開口部３２を通して前記ＭＯＳ領域４が露出される。第２型であるＰ型の第２
添加不純物Ｐ4が、イオン注入の方法により、前記第２開口部３２を通して導入
される。その結果、前記の露出したＭＯＳ領域の中にまた別の数の多数の不純物
３６が生成する。
【００３８】 この保護被覆体が除去され、そして次に前記露出したＭＯＳ領域の上にゲート
酸化物１１が沈着される。前記ゲート酸化物１１の製造期間中に、このデバイス
に対しアニール段階が行われ、そして不純物が分布して不純物が添加された領域
３７′、３７″が型成される。これらの段階を行った結果が図３ｃに示されてい
る。
【００３９】 図３ｄは、図３ｃから得られるデバイスの横断面図である。ここでは、ポリシ
リコン・ゲート１２がスペーサ１３を有して型成されている。これらの製造段階
は当業者には周知である。したがって、ソース領域１４およびドレイン領域１５
の製造を説明する製造段階、および図３ｅに示されているように、ヒ素のような
第２の型であるＮ型の添加不純物Ｎ1でもってイオン注入することによりポリシ
リコン・ゲート１２に不純物を添加する段階は、当業者にはよく知られている。
ソース領域およびドレイン領域の作成は、不純物が添加された領域３７′、３７
″の中で不純物をさらに分布させ、そしてまた不純物が添加された領域を、異な
る添加不純物分布および異なる閾値電圧を有するチヤンネル領域１０′、１０″
で減少させる。
【００４０】 これらの実施例はそれぞれの種類の２つのトランジスタだけを示しているが、
しかし本発明の方法を用いてそれぞれの種類の任意の数のトランジスタについて
実施できることが理解されるはずである。さらに、本発明の方法は２つの種類の
トランジスタの場合にだけに限定されるのではなく、任意の数の種類のトランジ
スタに対して用いることができる。
【００４１】 例示された実施例はバイポーラＮＰＮトランジスタおよびＮＭＯＳトランジス
タだけを示しているが、しかしバイポーラＰＮＰトランジスタおよびＰＭＯＳト
ランジスタ、または高い周波数に対する２重ポリ・バイポーラ・トランジスタの
ような他の任意の種類のトランジスタを製造する時、本発明の方法を容易に用い
ることができる。
【００４２】 非破壊的な除去工程のために、保護被覆体はフォトレジストで作成されること
が好ましいが、しかし酸化物、窒化物およびポリイミドのような他の被覆体を用
いることもできる。
【図面の簡単な説明】
【図１】 本発明に従って製造された２つの種類のトランジスタを有するＢｉＣＭＯＳ回
路の横断面図。
【図２ａ】 本発明に従い異なる特性を有する２つのＮＰＮバイポーラ・トランジスタに対
する異なる製造段階の横断面図であって、初期の段階の図。
【図２ｂ】 同じく、図２ａの次の段階の図。
【図２ｃ】 同じく、図２ｂの次の段階の図。
【図３ａ】 本発明に従い異なる特性を有する２つのＮＭＯＳトランジスタに対する異なる
製造段階の横断面図であって、初期の段階の図。
【図３ｂ】 同じく、図３ａの次の段階の図。
【図３ｃ】 同じく、図３ｂの次の段階の図。
【図３ｄ】 同じく、図３ｃの次の段階の図。
【図３ｅ】 同じく、図３ｄの次の段階の図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 29/732 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5F003 BB01 BC08 BJ05 BJ15 BP24 BP25 5F048 AA10 AC05 AC07 BA07 BA12 BE03 BE04 BH01 CA01 CA03 CA07 CA12 CA16 5F082 AA11 BA02 BA04 BA11 BC03 BC09 EA01 EA45 GA03

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１型（Ｎ型）の第１添加不純物を有する半導体基板１の上
    に第１領域１６を配置する段階と、 前記第１領域１６の中に少なくとも第１ベース領域６′および第２ベース領域
    ６″を作成する段階と、 前記ベース領域６′、６″のおのおのの中に前記第１型（Ｎ型）の第２添加不
    純物を導入することによりエミッタ領域７を作成する段階と、 前記第１領域１６の中に前記第１型（Ｎ型）の第３添加不純物を導入すること
    によりコレクタ領域８を作成する段階と、 を有する、半導体基板１の上に作成される特定の種類の多数個のバイポーラ・ト
    ランジスタ（ＮＰＮ１、ＮＰＮ２）を備えた少なくとも１つの半導体回路を製造
    する半導体の製造法であって、前記ベース領域６′、６″を作成する前記段階が 前記第１型（Ｎ型）とは反対の第２型（Ｐ型）を有しおよび不純物添加パラメ
    ータの異なる組を有する少なくとも第４添加不純物Ｐ1および第５添加不純物Ｐ2 をそれぞれ前記第１領域１６の少なくとも第１面積領域および第２面積領域の中
    に導入する段階と、 前記エミッタ７を作成する前記段階の前にそれぞれ少なくとも前記第１ベース
    領域６′および前記第２ベース領域６″を生成するために前記基板にアニールを
    行う段階とを有し、 それにより、単一のアニール段階の期間中に少なくとも２つのベース領域が異な
    る添加不純物分布を有して生成され、および前記半導体回路の中に異なる特性を
    有する少なくとも２つのバイポーラ・トランジスタが生成されることを特徴とす
    る半導体の製造法。
  2. 【請求項２】 請求項１記載の半導体の製造法であって、前記第４添加不純
    物Ｐ1および前記第５添加不純物Ｐ2を導入する段階のおのおのが 前記添加不純物Ｐ1、Ｐ2の少なくとも１つを導入するために少なくとも１つの
    面積領域２１、２２を選定する段階と、 前記領域１６の中の少なくとも１つの前記面積領域の中に少なくとも１つの前
    記添加不純物Ｐ1、Ｐ2をイオン注入する段階と、 を有する半導体の製造法。
  3. 【請求項３】 請求項２記載の半導体の製造法であって、前記第４添加不純
    物および前記第５添加不純物を導入する前記段階が 前記イオン注入段階の前に保護層２４で前記領域を被覆する段階と、 前記イオン注入段階の後に前記領域から前記保護層を除去する段階と、 をさらに有する半導体の製造法。
  4. 【請求項４】 請求項１〜請求項３のいずれかに記載の半導体の製造法であ
    って、不純物添加パラメータの組のおのおのが不純物添加量パラメータおよび／
    またはエネルギ・パラメータを変えることにより選定される半導体の製造法。
  5. 【請求項５】 請求項１〜請求項４のいずれかに記載の半導体の製造法であ
    って、少なくとも２つの前記バイポーラ・トランジスタのエミッタ領域７のおの
    おのが本質的に同じであるように選定される半導体の製造法。
  6. 【請求項６】 半導体基板１の上に第１領域４を配置する段階と、 前記第１領域４の中に少なくとも第１チヤンネル領域１０′および第２チヤン
    ネル領域１０″を作成する段階と、 チヤンネル領域１０′、１０″のおのおのの２つの反対側に第１型（Ｎ型）の
    第１添加不純物を導入することによりソース領域１４およびドレイン領域１５を
    作成する段階と、 を有し、前記半導体基板１の上に作成される特定の種類の多数個のＭＯＳトラン
    ジスタ（ＮＭＯＳ１、ＮＭＯＳ２）を備えた少なくとも１つの半導体回路を製造
    する半導体の製造法であって、前記チヤンネル領域を作成する前記段階が 前記第１型（Ｎ型）とは反対の第２型（Ｐ型）を有しおよび不純物添加パラメ
    ータの異なる組を有する少なくとも第２添加不純物（Ｐ3）および第３添加不純
    物（Ｐ4）をそれぞれ前記第１領域４の少なくとも第１面積領域および第２面積
    領域の中に導入する段階と、 前記ソース領域１４およびドレイン領域１５を作成する前記段階の前にそれぞ
    れ少なくとも前記第１チヤンネル領域１０′および前記第２チヤンネル領域１０
    ″を生成するために前記基板にアニールを行う段階とを有し、 それにより、単一のアニール段階の期間中に異なる添加不純物分布を有する少
    なくとも２つのチヤンネル領域が生成され、および前記半導体回路の中で異なる
    閾値電圧を有する少なくとも２つのＭＯＳトランジスタ（ＮＭＯＳ１、ＮＭＯＳ
    ２）が生成されることを特徴とする半導体の製造法。
  7. 【請求項７】 請求項６記載の半導体の製造法であって、前記第２添加不純
    物Ｐ3および前記第３添加不純物Ｐ4を導入する段階のおのおのが 前記添加不純物Ｐ3、Ｐ4の少なくとも１つを導入するために少なくとも１つの
    面積領域３１、３２を選定する段階と、 前記領域４の中の少なくとも１つの前記面積領域の中に前記少なくとも１つの
    前記添加不純物Ｐ3、Ｐ4をイオン注入する段階と、 を有する半導体の製造法。
  8. 【請求項８】 請求項７記載の半導体の製造法であって、前記第２添加不純
    物および前記第３添加不純物を導入する前記段階が 前記イオン注入段階の前に前記領域を保護層３３、３５で被覆する段階と、 前記イオン注入段階の後に前記領域から前記保護層を除去する段階と、 をさらに有する半導体の製造法。
  9. 【請求項９】 請求項６〜請求項８のいずれかに記載の半導体の製造法であ
    って、不純物添加パラメータの組のおのおのが添加不純物パラメータおよび／ま
    たはエネルギ・パラメータを変えることにより選定される半導体の製造法。
  10. 【請求項１０】 請求項６〜請求項９のいずれかに記載の半導体の製造法で
    あって、少なくとも２つの前記ＭＯＳトランジスタのソース領域１４のおのおの
    およびドレイン領域１５のおのおのが本質的に同じであるように選定される半導
    体の製造法。
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