KR20010080271A - 반도체 제조 방법 - Google Patents
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Abstract
본 발명은 한 가지 유형의 다수의 능동 소자(NMOS1, NMOS2, NPN1, NPN2)를 가진 하나의 반도체 회로의 반도체 제조 방법에 관한 것이다. 상기 방법은, 반도체 기판(1) 상에 제 1영역(4, 16)을 배열하는 단계, 및 상이한 특성 집합을 가진 상기 유형의 두 능동 소자를 상기 제 1영역(4, 16)에 구현하는 단계를 포함한다. 상기 능동 소자를 구현하는 단계는 상기 제 1영역(4, 16)에 제 1(6', 10') 및 제 2(6", 10") 부영역을 생성하는 단계를 포함하며, 상기 단계는, 상이한 도즈 파라미터 집합을 가지며 유사한 유형(p)인 제 1불순물(P1, P3)과 제 2불순물(P2, P4)을 각각 상기 제 1영역의 제 1면적과 제 2면적 삽입하는 단계와, 상기 기판을 어닐링하여 각각 상기 제 1(6', 10') 및 제 2(6", 10") 부영역을 생성하는 단계를 더 포함함으로써, 상이한 도핑 프로파일을 가진 두 개의 부영역이 단일 집적 회로상에 제작될 수 있다.
Description
바이폴라 집적 회로는 현대 전기 통신 시스템에서 중요한 역할을 한다. 바이폴라 트랜지스터는, 예컨대 전류와 전압을 스위칭하는 아날로그 기능과 고주파 무선 회로 기능(믹서(mixer), 증폭기, 검출기 등)에 거의 대부분 사용된다.
마이크로 전자 공학(microelectronics)의 보편적인 경향은 단일 칩에 더욱 더 많은 기능을 집적화하여 일반적인 성능을 증가시키며, 시스템 크기, 전력 소비, 및 비용을 줄이는 것이다. 이와 같은 집적화는 몇 가지 결점을 갖는데, 그 한 가지는 집적화되어 있는 상이한 서브 블록(sub block) 각각에 대해 소자(device) 특성이 개별적으로 최적화될 수 없다는 점이다. 대신, 특성은 상이한 소자 조건에 균일하게 잘 맞는 절충안(compromise)으로 선택되어야 한다. 이것은 특히, 집적화 이전에 최대 성능을 얻기 위한 파라미터 중 하나가 상이한 공급 전압을 이용하는 것이 없을 경우 사실이다.
바이폴라 트랜지스터의 전기적인 성능은 주로 이것의 수직 이미터/베이스/컬렉터 프로파일에 의해 설정되는데, 이 경우 일반적으로 베이스의 특성이 지배적인 부분이다. 베이스는 보편적으로 이온 주입에 의해 형성된다. 그런 다음, 활성 어닐(activation anneal)/드라이브-인(drive-in) 열순환(heat cycle)에 의해 이미터/베이스/컬렉터 프로파일이 완성된다.
상기 두 단계에 대한 파라미터를 변경함으로써, 트랜지스터의 특성이 넓은 범위에서 동조될 수 있다. 매우 높은 주파수에서 동작하게 되는 소자의 경우에는, 얇고 가파른 베이스(낮은 주입 에너지와 짧은 열순환을 이용하여 얻어짐)가 필요한 반면, 저잡음 트랜지스터 또는 스위칭 트랜지스터의 경우에는 더 낮은 베이스 저항 및/또는 더 우수한 전류 처리 용량을 가진 더욱 넓은 베이스가 바람직하다.
반도체 기판에 반도체 소자를 제조할 때, NMOS 트랜지스터나 NPN 바이폴라 트랜지스터와 같은 각 유형의 능동 소자는 일반적으로, 각 유형의 능동 소자내에서 상이한 특정을 제어하는데 있어서의 어려움으로 인해 하나의 규정된 특성 집합을 이용하여 이루어진다. 특성 변화는 능동 소자의 기하학적인 패턴을 변경함으로써 이루어지는 것이 바람직하다.
반도체 소자를 제조하는 보편적인 방법은: 마스킹(masking) 단계, 마스킹되지 않은 영역에 불순물을 삽입하는 단계, 및 어닐링하는 단계를 포함한다. 불순물 삽입은 보통 이온 주입에 의해 이루어지며, 각 소자 특성의 일부를 결정한다.
반도체 회로는 트랜지스터와 같은 능동 소자와 저항 및 커패시터와 같은 수동 소자를 포함할 수 있다. 더 복잡한 회로는 BiCMOS 공정과 같이 각기 다른 유형의 트랜지스터를 포함한다. 상기 공정은 Chai 등에게 허여된 미합중국 특허 제5,149,663 호에 기재되어 있는데, 이 경우 상이한 유형의 트랜지스터가 동시에 제조된다.
불순물 삽입은 또한, 미합중국 특허 제 4,596,605 호에 기재되어 있는 바와 같이 어닐링하기 전에 마스킹되지 않은 동일한 영역에 순차적으로 수행될 수 있다.
Greenstein 등에게 허여된 미합중국 특허 제 4,133, 701 호에는, 상이한 특성을 가진 바이폴라 트랜지스터를 제작하는 방법이 기재되어 있다. 할로겐 이온이 선택 주입되는 것은 특별히 인 확산을 국부적으로 증진시키는데 사용되며, 이것은 이미터 영역을 형성하는데 사용된다. 할로겐 주입은 뭉소 확산 이전에 수행되며, 이것은 베이스 영역을 형성하는데 사용된다. 할로겐 주입은 이미터 영역을 더 깊게 하지만, 베이스 영역에는 영향을 미치지 않는다.
Fujitsu Limited에 의한 EP 0 143 670에는, 각기 다른 특성을 가진 상이한 유형의 바이폴라 트랜지스터를 동일한 기판에 제조하는 방법이 기재되어 있다. 이것은, 선택된 트랜지스터에 대한 베이스 영역과 모든 트랜지스터에 대한 이미터 영역을 동시 제조함으로써 이루어진다. 상기 발명의 목적은, 높은 스위칭 속도를 가진 바이폴라 트랜지스터를 제조함과 아울러, 높은 내전압(withstand voltage)을 가진 바이폴라 트랜지스터를 제조하는 것이다.
상기 언급된 선행 기술은 상이한 특성 집합을 가진 동일한 유형의 트랜지스터를 동일한 칩에 구현하는 것에 대한 필요성을 예상하지 않는다.
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 반도체 기판상에 소정의 유형의 다수의 바이폴라 또는 MOS 트랜지스터를 제조하는 것에 관한 것이다. 이 경우, 각 반도체 트랜지스터는 각기 다른 특성을 가질 수 있다.
도 1은 본 발명에 따라 제조되는 두 가지 유형의 트랜지스터를 포함하는BiCMOS 회로의 단면도.
도 2a - 2c는 본 발명에 따른 상이한 특성을 가진 두 개의 NPN 바이폴라 트랜지스터에 대한 각 제조 단계의 단면도.
도 3a - 3e는 본 발명에 따른 상이한 특성을 가진 두 개의 NMOS 트랜지스터에 대한 각 제조 단계의 단면도.
선행 기술에 의해 해결되지 않는 제 1문제점은, 각 트랜지스터가 본래 동일한 이미터 영역을 갖지만 각기 다른 특성을 가진 동일한 유형의 적어도 두 개의 바이폴라 트랜지스터를 제조하는 방법이다.
선행 기술에 의해 해결되지 않는 제 2문제점은, 각 트랜지스터가 본래 동일한 소스와 드레인 영역을 갖지만 각기 다른 특성을 가진 동일한 유형의 적어도 두 개의 MOS 트랜지스터를 제조하는 방법이다.
제 1문제점은 적어도 하나의 반도체 회로의 반도체 제조 방법에 의해 해결되며, 상기 회로는 반도체 기판에 구현되어 있는 소정의 유형의 바이폴라 트랜지스터를 다수 포함한다. 상기 방법은: 제 1유형의 제 1불순물을 가진 상기 반도체 기판에 제 1영역을 배열하는 단계, 상기 제 1영역에 적어도 제 1 및 제 2베이스 영역을 형성하는 단계, 상기 제 1유형의 제 2불순물을 상기 베이스 영역 각각에 삽입함으로써 이미터 영역을 형성하는 단계, 및 상기 제 1유형의 제 3불순물을 상기 제 1영역에 삽입함으로써 컬렉터 영역을 형성하는 단계를 포함한다. 상기 베이스 영역을 형성하는 단계는: 상이한 도즈(dose) 파라미터 집합을 가지며 상기 제 1유형과 반대인 제 2유형의 적어도 제 4불순물과 제 5불순물을 상기 제 1영역의 제 1면적(area)과 제 2면적에 각각 삽입하는 단계, 및 상기 이미터 영역을 형성하는 상기 단계에 앞서 상기 기판을 어닐링하여 상기의 적어도 제 1 및 제 2베이스 영역을 각각 생성하는 단계를 포함함으로써, 적어도 두 개의 베이스 영역이 단일 어닐링 단계 동안 각기 다른 도핑 프로파일로 생성되며, 상기 반도체 회로에 적어도 두 개의 바이폴라 트랜지스터가 상이한 특성으로 생성된다.
제 2문제점은 적어도 하나의 반도체 회로의 유사한 반도체 제조 방법을 이용하여 해결되는데, 이 회로는 반도체 기판에 구현되어 있는 소정의 유형의 MOS 트랜지스터를 다수 포함한다. 상기 방법은: 상기 반도체 기판에 제 1영역을 배열하는 단계, 적어도 제 1 및 제 2채널 영역을 상기 제 1영역에 형성하는 단계, 및 각 채널 영역의 맞은편 두 측면에 제 1유형의 제 1불순물을 삽입함으로써 소스 영역과 드레인 영역을 형성하는 단계를 포함한다. 상기 채널 영역을 형성하는 단계는: 상이한 도즈 파라미터 집합을 가지며 상기 제 1유형과 반대 유형인 제 2유형의 적어도 제 2불순물과 제 3불순물을 각각 상기 제 1영역의 적어도 제 1면적과 제 2면적에 삽입하는 단계, 및 상기 소스 영역과 드레인 영역을 형성하는 상기 단계에 앞서 상기 기판을 어닐링하여 상기 적어도 제 1 및 제 2채널 영역을 생성하는 단계를 포함함으로써, 단일 어닐링 단계 동안 적어도 두 개의 채널 영역이 각기 다른 도핑 프로파일로 생성되며, 상기 반도체 회로에 적어도 두 개의 MOS 트랜지스터가 상이한 임계 전압으로 생성된다.
본 발명에 대한 좀 더 상세한 실시형태는 독립 청구항에서 설명된다.
본 발명의 장점은, 상이한 특성 집합을 가지며 NPN 바이폴라 트랜지스터와 같은 동일한 유형의 트랜지스터를 동일한 반도체 회로 상에 결합함으로써, 칩의 성능과 기능을 최적화할 수 있다는 점이다.
또 다른 장점은 각기 다른 소자의 특성이 넓은 범위내에서 변할 수 있다는 점이다.
도 1은 본 발명에 따라 제조되는 두 가지 유형의 트랜지스터를 포함한 BiCMOS 회로의 단면도이다. BiCMOS 회로는 제 1유형(상기 실시예에서는 P임)의 불순물로 도핑되어 있는 기판(1)에 제조된다. 기판과 에피택시얼 층(epitaxial layer)(3) 사이에 매립층(buried layer)(2)이 배열된다. 각 매립층(2)은 제 2유형(상기 실시예에서는 n임)의 불순물로 도핑되어 바이폴라 트랜지스터(NPN1 과 NPN2)(이것이 제 1유형의 트랜지스터임)의 컬렉터 부분을 형성한다.
에피택시얼 층(3)은 처음에 제 1유형(p)의 불순물로 도핑되며, 제 2유형의 트랜지스터인 NMOS 트랜지스터(NMOS1 과 NMOS2)가 소위 MOS-영역(4)이라 하는 상기 영역에 구현된다. 매립층(2) 위의 영역은 제 2유형(n)의 불순물로 도핑되어 바이폴라 영역(16)(BIP-영역)을 형성하는데, 여기서 바이폴라 트랜지스터가 구현된다.
MOS-영역(4)은 상기의 경우 에피택시얼 층(3)이지만, 적절히 잘 도핑된 P 또는 N 유형일 수도 있다. 명확히 하기 위해, 에피택시얼층(3)은 상기 제 1유형(P)의 우물(well)로 간주된다.
각 바이폴라 트랜지스터는 인접한 소자와 완전히 절연될 필요가 있다. 이것은 절연 영역(5)을 기판(1)에서 에피택시얼 층(3)의 표면까지 연장하여 구현함으로써 이루어진다. 각 바이폴라 트랜지스터는, 제 1유형(p)의 불순물로 도핑되는 베이스 영역(6', 6")과, 상기 베이스 영역 내에 제 2유형(n)의 불순물로 도핑되는 이미터 영역(7)을 갖는다. 제 2유형(n)의 불순물로 도핑되는 컬렉터 영역은 베이스 영역(6', 6") 옆에 구현된다. 이렇게 되면, 각 바이폴라 트랜지스터(NPN1, NPN2)가 이미터 접촉(e1, e2), 베이스 접촉(b1, b2), 및 컬렉터 접촉(c1, c2)을 갖는다.
각 NMOS 트랜지스터는 MOS-영역과 동일한 유형(p)의 불순물로 도핑되는 채널 영역(10', 10")을 갖는다. 다음으로, 각 채널 영역(10', 10")의 상부에 게이트 산화물(gate oxide)(11), 폴리실리콘 게이트(12), 및 스페이서(spacer)(13)가 생성된다. 소스 영역(14)과 드레인 영역(15)은 게이트(12)의 각 측면의 MOS-영역(14)에 구현된다.
본 발명의 트랜지스터 제조 방법은, 이하에 기술되어 있는 바와 같이 바이폴라 트랜지스터 및 MOS-트랜지스터와 같은 다양한 유형의 능동 소자에 응용될 수 있다. 또한, 본 발명 방법을 이용하여 다른 유형의 능동 소자가 제조될 수도 있다. 반도체 소자를 제조하는 보편적인 방법은 당업자들에게 명백히 알려져있으므로 상세히 기술되지 않으며, 본 발명 방법은 상기 방법을 보충하는 것으로 기술된다.
도 2a - 2d는, 본 발명에 따른 상이한 특성을 가진 도 1의 두 개의 NPN 바이폴라 트랜지스터에 대한 각 제조 단계 동안의 반도체 회로에 대한 부분적인 단면도를 도시하는 것이다.
도 2a는 매립층(2)과 애피택시얼 층(3)을 가진 기판(부분적으로 도시됨)의 단면도를 도시하는 것으로서, 여기서 상기 애피택시얼 층(3)은 제 2유형(n)의 불순물로 도핑되어 BIP-영역(16)을 형성한다. 절연 영역(5)이 구현되어 바이폴라 트랜지스터를 서로 절연시킨다. 상기 공정 단계 동안, 필드 산화물 층(20)이 BIP-영역(16) 위에 생성된다. 제 1유형(p)의 제 1불순물(P1)(예컨대, 뭉소)이 산화물 층(10)의 제 1 및 제 2개구(21, 22)를 통해 이온 주입된다. 상기 제 1불순물은 에너지 및 주입 시간과 같은 제 1도즈 파라미터 집합을 가지며, 이것에 의해 결과적으로 BIP-영역(16)의 제 1깊이에 다수의 불순물(23)이 나타난다. 상기 불순물이 전자 결핍(III 그룹 원소)을 일으킨다는 것을 나타내기 위해, 상기 불순물은 도면에 플러스(plus) 부호로 표시된다.
도 2b는, 상기 제 1개구(21)를 덮어 광 레지스트(photo resist)와 같은 보호층(4)이 추가된 도 2a와 동일한 장치의 단면도를 도시하는 것이다. 따라서, 제 1불순물과 동일한 유형의 제 2불순물(P2)은 단지 상기 제 2개구(22)를 통해서만 주입된다. 상기 제 2불순물(P2)은 제 2도즈 파라미터 집합을 가지며, 이것에 의해, 결과적으로 BIP-영역(16)의 제 2깊이에 다수의 또 다른 불순물(25)이 나타난다. 따라서, 상기 제 1파라미터 집합과 제 2파라미터 집합의 결합을 야기한다.
상기 제 1깊이와 제 2깊이 사이의 관계는 임의적일 수도 있고 심지어는 동일할 수도 있다. 상기 제 1개구를 통한 상기 이온 주입과 상기 제 2개구를 통한 이온 주입간의 중요한 차이점은 상기 제 1과 제 2파라미터 집합의 결합과 상기 제 1도즈파라미터 집합 중 적어도 한 파라미터가 상이하다는 것이다. 예컨대 동일한 불순물이 사용된다면, 이온 주입 에너지의 차이에 의해 결과적으로 또 다른 깊이에 추가 불순물이 나타나며, 동일한 불순물을 이용한 이온 주입 시간에 있어서의 차이에 의해 결과적으로 동일한 깊이에 각기 다른 다수의 불순물이 나타난다.
보호층이 제거되고, 상기 소자는 규정된 시간 동안 어닐링 단계를 받아 불순물을 분산하여 베이스 영역(6', 6")을 형성한다. 베이스 영역은 이전 주입 단계로 인해 상이한 도핑 프로파일을 갖는다. 어닐링 단계 동안, 베이스 산화물(26)이 각 베이스 영역 위에 성장된다. 이것은 도 2c에 도시되어 있다.
이미터 영역(7)은 베이스 영역(6', 6")내에 형성되고, 컬렉터 영역(8)은 상기 베이스 영역의 옆에 형성된다. 이와 동시에, 이미터 산화물(27)과 컬렉터 산화물(28)이 각각 각 영역 위에 성장된다. 이것은 도 2d에 도시되어 있다.
다음으로, 이미터 영역, 베이스 영역, 및 컬렉터 영역이 접촉되어, 도 1에 도시되어 있는 바와 같이 이미터 접촉(e1, e2), 베이스 접촉(b1, b2), 및 컬렉터 접촉(c1, c2)을 설정한다. 이와 같이 함으로써, 반도체 회로 상의 반도체 소자를 상호접속하거나 직접 트랜지스터에 액세스할 수 있다.
베이스 영역에 상이한 도핑 프로파일을 가진 바이폴라 트랜지스터를 제조하는 상기 기술은 당연히, 각기 다른 컬렉터 또는 이미터 영역을 가진 바이폴라 트랜지스터를 제조하는데 이용될 수 있다. 컬렉터 영역의 상이한 도핑 프로파일은 동일한 집적 회로상에 "존슨 한계(Johnson Limit)"에 따라 상이한 공급 전압이나 상이한 주파수 특성을 이용하여 작동할 수 있는 소자를 제공하며, 이미터 영역의 상이한 도핑 프로파일은 베이스 영역의 도핑 프로파일의 변화와 어느 정도 동일한 효과를 일으킨다.
도 3a - 3e는, 본 발명에 따른 상이한 특성을 가진 두 개의 NMOS 트랜지스터에 대한 각 제조 단계 동안의 반도체 회로의 단면도를 도시하는 것이다.
도 3a는 기판(도시되지 않음) 위에 애피택시얼 층(3)이 성장되어 있는 단면도를 도시한다. 애피택시얼 층은 MOS-영역(4)을 형성하며, 이것은 상기 기술된 바와 같이 제 1유형(p)의 불순물로 도핑된다. 이전 공정 단계 동안, 필드 산화물(30)이 MOS-영역(4) 위에 생성된다. 제 1(31) 및 제 2(32) 개구가 필드 산화물(30)에 배열되며, MOS-영역(4)의 노출된 두 에어리어 모두를 주입하는 대신, 개구 중 하나(상기 실시예에서는 제 2개구(32)) 위에 제 1보호 코팅(33)이 놓인다. 제 2유형(p)의 제 1불순물(P3)이 이온 주입에 의해 상기 제 1개구(31)를 통해 삽입됨으로써, 상기 노출된 MOS-영역에 다수의 불순물(34)이 나타난다.
물론, 이전 실시예에서와 같이 두 개구 모두를 통해 제 1불순물을 주입할수도 있지만, 이 실시예는 임의로 조합할 수 있다는 것을 나타낸다.
다음으로, 제 1보호 코팅(33)이 제거되고, 제 2보호 코팅(35)이 상기 제 1개구(31) 위에 놓여, 도 3b에 도시되어 있는 바와 같이 상기 제 2개구(32)를 통해 상기 MOS-영역(4)을 노출시킨다. 제 2유형(p)의 제 2불순물(P4)이 이온 주입에 의해 상기 제 2개구(32)를 통해 삽입됨으로써, 상기 노출된 MOS-영역에 또 다른 다수의불순물(36)이 나타난다.
보호층이 제거된 다음, 게이트 산화물(11)이 상기 노출된 MOS-영역 위에 놓인다. 상기 소자는 상기 게이트 산화물(11)을 제조하는 동안 어닐링 단계를 받으며, 불순물이 분산되어 도핑 영역(37', 37")을 형성한다. 이러한 단계의 결과가 도 3c에 도시되어 있다.
도 3d는 도 3c로부터 얻어지는 소자의 단면도로서, 폴리실리콘 게이트(12)가 스페이서(13)와 함께 생성된 소자 단면도이다. 이러한 제조 단계는 당업자들에게 익숙하므로, 도 3e에 도시되어 있는 바와 같이, 소스(14)와 드레인(15) 영역의 제조와, 비소와 같은 제 2유형(n)의 불순물(N1)을 사용한 이온 주입을 이용하여 폴리실리콘 게이트(12)의 도핑을 나타내는 제조 단계이다. 소스와 드레인 영역의 설치는 불순물을 도핑 영역(37', 37")으로 더 분산시키며, 또한 도핑 영역을 채널 영역(10', 10")으로 줄이는데, 여기서 상기 채널 영역은 상이한 도핑 프로파일과 임계 전압을 갖는다.
상기 실시예가 단지 각 유형의 두 가지 트랜지스터를 도시하는 것이지만, 본 발명 방법을 이용하여 각 유형에 임의의 수의 트랜지스터가 구현될 수도 있다는 것을 알아두어야 한다. 또한, 상기 방법은 단지 두 가지 유형의 트랜지스터로 제한되지 않고, 다수의 트랜지스터 유형에 이용될 수도 있다.
도시된 실시예는 단지 NPN 과 NMOS 트랜지스터를 도시하고 있지만, 상기 방법은, 바이폴라 PNP 와 PMOS 트랜지스터, 또는 고주파용 더블 폴리(double poly)바이폴라 트랜지스터와 같은 임의의 다른 유형의 트랜지스터를 제조할 때 용이하게 이용될 수 있다.
보호 코팅은 파괴되지 않는 제거 공정으로 인해 광 레지스트로 제작되는 것이 바람직하지만, 산화물, 질화물, 및 폴리이미드와 같은 다른 코팅이 사용될 수도 있다.
Claims (10)
- 반도체 기판(1)에 구현되어 있는 소정 유형의 다수의 바이폴라 트랜지스터(NPN1, NPN2)를 포함하는 하나 이상의 반도체 회로의 반도체 제조 방법으로서,제 1유형(n)의 제 1불순물을 가진 상기 반도체 기판(1)에 제 1영역(16)을 배열하는 단계,상기 제 1영역(16)에 적어도 제 1(6') 및 제 2(6") 베이스 영역을 형성하는 단계,상기 제 1유형(n)의 제 2불순물을 상기 각 베이스 영역(6', 6")에 삽입함으로써 이미터 영역(7)을 형성하는 단계, 및상기 제 1유형(n)의 제 3불순물을 상기 제 1영역(16)에 삽입함으로써 컬렉터 영역(8)을 형성하는 단계를 포함하는 반도체 제조 방법에 있어서,상기 베이스 영역(6', 6")을 형성하는 단계는:상이한 도즈 파라미터 집합을 가지며 상기 제 1유형(n)과 반대 유형인 제 2 유형(p)의 적어도 제 4불순물(P1)과 제 5불순물(P2)을 상기 제 1영역(16)의 제 1면적과 제 2면적에 각각 삽입하는 단계, 및상기 이미터 영역(7)을 형성하는 단계 이전에, 상기 기판을 어닐링하여 적어도 상기 제 1(6') 및 제 2(6") 베이스 영역을 생성하는 단계를 포함함으로써,단일 어닐링 단계 동안 두 개 이상의 베이스 영역이 각기 다른 도핑 프로파일로 생성되며, 두 개 이상의 바이폴라 트랜지스터가 상기 반도체 회로에 상이한 특성으로 생성되는 것을 특징으로 하는 반도체 제조 방법.
- 제 1 항에 있어서,상기 제 4 및 제 5 불순물(P1, P2)을 삽입하는 각 단계는,하나 이상의 면적(21, 22)을 선택하여 하나 이상의 상기 불순물(P1, P2)을 삽입하는 단계, 및상기 하나 이상의 불순물(P1, P2)을 상기 영역(16) 내의 상기 하나 이상의 면적에 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제 2 항에 있어서,상기 제 4와 제 5불순물을 삽입하는 단계는,상기 이온 주입 단계 이전에 상기 영역을 보호층(24)으로 코팅하는 단계, 및상기 이온 주입 단계 이후 상기 영역에서 상기 보호층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제 1 항 내지 3 항 중 어느 한 항에 있어서,각 도즈 파라미터 집합은 도즈 파라미터 및/또는 에너지 파라미터를 변경함으로써 선택되는 것을 특징으로 하는 반도체 제조 방법.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서,상기 두 개 이상의 바이폴라 트랜지스터의 각 이미터 영역(7)이 본래 같도록 선택되는 것을 특징으로 하는 반도체 제조 방법.
- 반도체 기판(1)상에 구현되어 있는 소정 유형의 다수의 MOS 트랜지스터(NMOS1, NMOS2)를 포함하는 하나 이상의 반도체 회로의 반도체 제조 방법으로서,상기 반도체 기판(1)상에 제 1영역(4)을 배열하는 단계,상기 제 1영역(4)에 적어도 제 1(10') 및 제 2(10") 채널 영역을 형성하는 단계, 및각 채널 영역(10', 10")의 맞은편 두 측면에 제 1유형(n)의 제 1불순물을 삽입함으로써 소스 영역(10')과 드레인 영역(15)을 형성하는 단계를 포함하는 반도체 제조 방법에 있어서,상이한 도즈 파라미터 집합을 가지며 상기 제 1유형과 반대 유형인 제 2유형(p)의 적어도 제 2불순물(P3)과 제 3불순물(P4)을 각각 상기 제 1영역(4)의 적어도 제 1면적과 제 2면적에 삽입하는 단계, 및상기 소스 영역(14)과 드레인 영역(15)을 형성하는 단계 전에, 상기 기판을어닐링하여 적어도 상기 제 1(10') 및 제 2(10") 채널 영역을 각각 생성하는 단계를 포함함으로써,하나의 어닐링 단계 동안 두 개 이상의 채널 영역이 상이한 도핑 프로파일로 생성되며, 두 개 이상의 MOS 트랜지스터(NMOS1, NMOS2)가 상기 반도체 회로에 상이한 임계 전압으로 생성되는 것을 특징으로 하는 반도체 제조 방법.
- 제 6 항에 있어서,상기 제 2 및 제 3불순물(P3, P4)을 삽입하는 각 단계는,하나 이상의 면적(31, 32)을 선택하여 하나 이상의 불순물(P3, P4)을 삽입하는 단계, 및상기 하나 이상의 불순물(P3, P4)을 상기 영역(4)의 상기 하나 이상의 면적에 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제 7 항에 있어서,상기 제 2 및 제 3불순물을 상기 삽입하는 단계는,상기 이온 주입 단계 이전에 영역을 보호층(33, 35)으로 코팅하는 단계, 및상기 이온 주입 단계 이후 상기 영역에서 상기 보호층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제 6 항 내지 8 항 중 어느 한 항에 있어서,상기 도즈 파라미터 집합 각각은 도즈 파라미터 및/또는 에너지 파라미터를 변경함으로써 선택되는 것을 특징으로 하는 반도체 제조 방법.
- 제 6 항 내지 9 항 중 어느 한 항에 있어서,상기 두 개 이상의 MOS 트랜지스트의 각 소스 영역(14)과 각 드레인 영역(15)은 본래 같도록 선택되는 것을 특징으로 하는 반도체 제조 방법.
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