KR100234399B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents
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Abstract
바이폴라 트랜지스터의 제조방법에 대해 개시되어 있다. 이 제조방법은, 필드산화막에 의해 활성영역과 비활성영역으로 구분되어진 반도체기판에 콜렉터영역을 형성하는 단계와, 콜렉터영역이 형성된 반도체기판의 전면에, 산화막과 제1 도전막을 차례로 형성하는 단계와, 산화막과 제1 도전막이 형성된 반도체기판의 전면에 베이스용 제1 불순물이온을 주입하는 단계와, 제1 도전막 및 산화막을 패터닝하여 에미터영역이 형성될 영역의 반도체기판을 노출시키는 단계와, 결과물 상에 제2 도전막을 형성한 후, 제2 도전막에 에미터용 제2 불순물이온을 주입하는 단계와, 제1 및 제2 불순물이 주입된 상기 결과물을 열처리하여 기판으로 확산되도록 함으로써 베이스영역 및 에미터영역을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, △Vbe을 감소시켜 안정된 소자특성을 확보할 수 있으며, 소자가 차지하는 면적을 감소시킬 수 있다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 안정된 소자특성을 확보할 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
바이폴라 접합 트랜지스터(Bipolar Junction Transistor, 이하, BJT라 한다)는 모스 전계효과 트랜지스터(MOS Field Effect Transistor)에 비해 전류 구동능력이 크고 동작속도가 빠르기 때문에, 최근에는 각 제품의 특정한 부분을 모스 전계효과 트랜지스터 대신에 BJT를 사용하는 예가 증가하고 있다.
도 1은 반도체기판 상에 형성된 전형적인 BJT의 수직구조를 도시한 것이다.
도 1을 참조하면, 베이스 영역(12)과, 상기 베이스 영역(12) 내에 형성된 에미터 영역(14), 및 콜렉터 저항을 감소시키기 위해 추가적으로 형성된 콜렉터 영역(16)이 반도체기판(10) 내에 형성되어 있다. 그리고, 절연막(18)에 의해 각각이 분리되는 에미터 전극(20), 베이스 전극(22), 및 콜렉터 전극(24)이 상기 절연막(18) 상에 형성되어 있다.
한편, 반도체 직접회로에서는 소자들의 동작속도를 빠르게 하기 위하여 여러 가지 방법이 사용되고 있는데, BJT의 경우에는 에미터 영역과 콜렉터 영역 사이에 위치한 베이스 영역의 폭을 짧게 함으로써 고속을 달성하고 있으며, 높은 전류이득 특성을 얻기 위해서는 에미터영역의 불순물 농도를 높게 하고 있다. 그러나, 전류 이득을 증가시키기 위하여 에미터의 농도를 증가시킬 경우, 에미터-베이스 간의 항복전압(Breakdown Voltage; Vbe)이 낮아지고 접합 커패시턴스가 증가할 뿐만 아니라, 고집적화에 따른 에미터와 베이스의 미스 얼라인(Mis-align) 마진의 부족, 및 에미터의 확산에 의하여 콜렉터와의 접속되는 문제들로 인하여 그 한계에 부딪히게 되었다.
이러한 문제점들을 극복하기 위하여, 반도체기판에 불순물을 이온주입하여 에미터를 형성하는 대신에, 반도체기판 상에 반도체기판과 접촉되도록 폴리실리콘막을 증착하고 이 폴리실리콘막에 불순물 이온을 주입하여 후속 열공정에 의해 상기 불순물이 반도체기판으로 확산되도록 함으로써, 에미터를 얕게(shallow) 형성하는 방법이 예를 들면, "Silicon Processing for the VLSI Era - Vol.II, pp.500??504"에 개시되어 있다.
도 2 내지 도 6을 참조하여 종래의 폴리실리콘 에미터를 이용한 일 예로서, PNP구조의 BJT 제조방법을 설명한다.
도 2를 참조하면, 콜렉터 영역(32)이 형성되어 있는 반도체기판(30) 상에 포토레지스트를 도포하여 포토레지스트층을 형성하고, 이를 패터닝하여 포토레지스트 패턴(34)을 형성한다. 상기 포토레지스트 패턴(34)을 이온주입 마스크로 사용하여 N형의 불순물, 예컨대 인(P)을 주입하여 베이스영역(36)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(34)을 제거하고, 산화물을 증착하여 산화막을 500 ∼ 2,000Å 두께로 형성한 다음, 이를 패터닝하여 산화막 패턴(38)을 형성한다.
도 4를 참조하면, 상기 산화막(38) 상에 폴리실리콘을 증착하여 500 ∼ 2,000Å 두께의 폴리실리콘층(40)을 형성한다. 이어서, 상기 폴리실리콘층(40)에 P형의 불순물, 예컨대, 붕소(B)를 이온주입하고 어닐링을 실시한다. 어닐링에 의해 상기 붕소 불순물은 폴리실리콘층 (40)으로부터 노출되어 있는 기판의 베이스 영역(36) 안으로 확산되어, 기판내에 에미터 영역(42)을 형성한다.
도 5를 참조하면, 불순물이 주입된 상기 폴리실리콘층(40)을 패터닝하여 에미터 영역(42)과 접촉되는 폴리실리콘 에미터(44)를 형성한다. 다음에, 폴리실리콘 에미터가 형성된 결과물 상에 절연물, 예컨대 산화물을 증착하여 산화막(48)을 형성한 후, 에미터 영역, 베이스 영역 및 콜렉터 영역 상의 산화막들을 식각하여 에미터 콘택 홀(e), 베이스 콘택 홀(b), 및 콜렉터 콘택 홀(c) 을 형성한다.
도 6을 참조하면, 상기 결과물 전면에 일정한 두께를 갖도록 도전물을 증착하고, 이를 패터닝하여 에미터 전극(50), 베이스 전극(52), 및 콜렉터 전극(54)을 형성한다.
상기와 같은 방법으로 형성된 폴리실리콘 에미터는, 에미터 영역을 얕게 형성함으로써 접합 커패시턴스의 증가를 방지할 수 있고, 소수 캐리어(carrier)에 의한 재결합(recombination)을 방지하여 베이스 전류를 감소시킴으로써 전류이득을 증가시킬 수 있다. 그러나, 폴리실리콘 에미터는 기존의 불순물 이온주입 및 확산에 의해 형성된 에미터에 비해 △Vbe 특성이 불량하게 나타나고 있다.
△Vbe 특성은 온도에 대한 베이스영역과 에미터영역 사이의 전압의 변화량을 나타내는 것으로, 소자의 특성을 좌우하는 인자로 작용한다. 이러한 △Vbe 특성의 불량은 제품의 성능에 전체적으로 영향을 미치고 있으며, EDS(Electric DIe Sorting) 수율(yield)에 미치는 영향이 크게 나타나고 있다. 따라서, 제품을 설계할 단계에서 이러한 오프셋(offset)을 보상하기 위하여 폴리실리콘 또는 금속 퓨징(fusing)을 이용하거나, 재너 잽 다이오드에 역기전류를 가하여 회로의 일부를 변화시킴으로써 전기적인 특성의 조정이 가능하게 하는 제너 재핑(Zener Zapping)을 이용하여 트리밍(trimming)하는 회로를 구성하여 사용하고 있다.
그러나, 퓨징 또는 제너 재핑회로 등을 사용하면 그 만큼 회로가 차지하는 면적과 공정단계가 늘어나므로 고집적화 및 생산성 향상에 불리한 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 △Vbe 값을 감소시켜 안정된 소자특성을 확보할 수 있는 구조의 바이폴라 트랜지스터의 제조방법을 제공하는 것이다.
도 1은 반도체기판 상에 형성된 전형적인 바이폴라 트랜지스터의 수직구조를 도시한 것이다.
도 2 내지 도 6은 종래의 폴리실리콘 에미터를 이용한 바이폴라 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 12는 본 발명의 일 실시예에 의한 바이폴라 트랜지스터의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 바이폴라 트랜지스터의 제조방법은, 필드산화막에 의해 활성영역과 비활성영역으로 구분되어진 반도체기판에 콜렉터영역을 형성하는 단계; 콜렉터영역이 형성된 상기 반도체기판의 전면에, 산화막과 제1 도전막을 차례로 형성하는 단계; 베이스가 형성될 영역의 상기 제1 도전막에 베이스용 제1 불순물이온을 주입하는 단계; 상기 제1 도전막 및 산화막을 패터닝하여 에미터영역이 형성될 영역의 반도체기판을 노출시키는 단계; 결과물 상에 제2 도전막을 형성한 후, 상기 제2 도전막에 에미터용 제2 불순물이온을 주입하는 단계; 제1 및 제2 불순물이 주입된 상기 결과물을 열처리하여 상기 불순물들이 기판으로 확산되도록 함으로써 베이스영역 및 에미터영역을 형성하는 단계; 결과물 상에 층간절연막을 형성하는 단계; 및 상기 베이스영역, 에미터영역 및 콜렉터영역과 각각 접속된 베이스전극, 에미터전극 및 콜렉터전극을 각각 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 불순물이온을 주입하는 단계는 1×1013이온/㎤ 이하의 도우즈와 40keV의 주입에너지로 실시하고, 상기 제2 불순물 이온을 주입하는 단계는 1×1015이온/㎤ 이하의 도우즈와 100keV의 주입에너지로 실시하며, 상기 열처리하는 단계는 900℃의 온도에서 30분 정도 진행하는 것이 바람직하다.
본 발명에 따르면, EDR 조건을 적정화하여 △Vbe을 감소시켜 안정된 소자특성을 확보할 수 있으며, 에미터와 베이스영역이 산화막과 다결정실리콘으로 구분되도록 함으로써, 소자가 차지하는 면적을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 7 내지 도 12는 본 발명의 일 실시예에 의한 BJT의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7을 참조하면, 제1 도전형, 예를 들어 P형의 반도체기판(70)에 제2 도전형, 예를 들어 N형의 불순물이온을 주입한 후 열처리하여 N형의 매몰 불순물층(72)을 형성한다. 다음에, 상기 매몰 불순물층(72) 상에 통상의 에피택셜 공정을 사용하여 에피택셜층(epitaxial layer)을 형성하고, 상기 에피택셜층에 N형의 웰(74)을 형성한 후, 선택적 산화방법(LOCOS)과 같은 통상의 소자분리막 형성공정을 실시하여 상기 반도체기판의 비활성영역에 필드산화막(76)을 형성한다.
도 8을 참조하면, 필드산화막이 형성된 상기 반도체기판에, 통상의 방법으로 사진공정 및 이온주입 공정을 실시하여 콜렉터영역(77)을 형성한다. 다음에, 콜렉터영역이 형성된 결과물의 전면에 200Å 정도의 얇은 산화막(78)을 형성하고 상기 산화막 상에 다결정실리콘을 500Å 정도로 얇게 증착하여 제1 다결정실리콘막(80)을 형성한다.
상기 제1 다결정실리콘막(80)과 산화막(78)은 후속 공정에서 형성될 베이스영역과 에미터영역 사이의 간격을 확보하는 역할을 하며, 바이씨모스(BiCMOS) 트랜지스터에 적용할 경우 상기 산화막(78)은 CMOS 트랜지스터의 게이트산화막으로, 그리고 상기 제1 다결정실리콘막(80)은 게이트전극으로 각각 사용할 수 있다.
이어서, 진성(Intrinsic) 베이스영역을 형성하기 위하여, 상기 제1 다결정실리콘막(80) 상에 사진공정을 이용하여 베이스영역이 형성될 영역을 한정하는 포토레지스트 패턴(81)을 형성한 다음, 상기 한정된 영역의 제1 다결정실리콘막(80)에 예컨대 붕소(Boron) 이온을 1×1013이온/㎤의 도우즈와 40keV의 에너지로 주입한다. 이 때, 상기 베이스 이온주입시 주입 에너지에 의해 베이스의 접합깊이가 1차로 조절되며, 후속 열처리 공정인 에미터 드라이브 인(Emitter Drive in) 조건에 의해 NPN 트랜지스터의 △Vbe 특성이 영향을 받게 된다.
도 9를 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 상기 제1 다결정실리콘막 상에 에미터영역을 한정하는 포토레지스트 패턴(82)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제1 다결정실리콘막 및 산화막을 차례로 식각하여 에미터영역이 형성될 부분의 반도체기판을 노출시키는 제1 다결정실리콘막 패턴(80a) 및 산화막 패턴(78a)을 형성한다.
도 10을 참조하면, 상기 포토레지스트 패턴을 제거한 다음 결과물 전면에 다결정실리콘을 2,000Å 정도의 두께로 증착하여 제2 다결정실리콘막(84)을 형성한 후, 결과물의 전면에 불순물 이온을 주입한다. 이 때, 이온주입 소스로는 아세닉(Arsenic) 이온을 사용하며, 이 때의 이온주입 에너지가 에미터영역의 접합깊이를 확보하는 데 중요한 역할을 하는데, 바람직하게는 상기 이온주입을 1×1015이온/㎤ 이하의 도우즈와 100keV의 주입에너지로 실시한다.
도 11을 참조하면, 에미터영역을 형성하기 위하여 상기 제2 다결정실리콘막(84)에 주입된 불순물이온의 외부로의 확산(out-diffusion)을 방지하기 위하여 결과물의 전면에 저온 산화막(Low Temperature Oxide; LTO)(86)을 2,000Å 정도 증착한다.
도 12를 참조하면, 상기 베이스영역 및 에미터영역을 형성하기 위하여 각각 주입된 불순물 이온들을 확산 및 활성화시키기 위한 에미터 드라이브 인(EDR) 공정을 실시하는데, 에미터와 베이스의 농도 프로파일을 최적화할 수 있는 조건으로 진행하여야 한다. 본 발명의 바람직한 일 실시예에 따르면, 상기 EDR은 900℃의 온도에서 30분 정도 진행하는 것이 양호한 △Vbe 특성을 확보하는데 바람직하다. 상기 EDR 공정에 의해, 주입되어 있던 불순물 이온들이 반도체기판으로 확산되어 베이스영역(90) 및 에미터영역(88)이 형성된다. 이 때, 에미터영역에 주입된 아세닉(As) 이온에 비해 베이스영역에 주입된 붕소(B) 이온의 확산속도가 2배 이상 빠르기 때문에, 도시된 바와 같이 에미터영역(88)은 기판의 표면 아래에 얕게 형성되고, 베이스영역은 상기 에미터영역을 감싸는 모양으로 깊게 형성된다.
이어서, 외부확산방지용 LTO를 제거한 후, 사진식각 공정을 이용하여 상기 제2 다결정실리콘막 및 제1 다결정실리콘막 패턴을 차례로 패터닝하여, 제2 다결정실리콘막 패턴(84a)과 제1 다결정실리콘막 패턴(80b)을 형성한다.
다음에, 결과물 전면에 산화막(87)을 형성한 후 베이스, 에미터 및 콜렉터영역을 각각 노출시키는 콘택홀을 형성한다. 다음에, 결과물 전면에 일정한 두께를 갖도록 도전물을 증착하고 이를 패터닝함으로써 에미터 전극(96), 베이스 전극(94), 및 콜렉터 전극(98)을 형성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 바이폴라 트랜지스터의 제조방법에 따르면, 에미터 영역을 형성하기 위한 EDR 조건을 적정화하여 △Vbe의 절대값을 0.2 ∼ 0.3㎷으로 종래의 1/3 수준으로 감소시키고, △Vbe값의 산포를 0.15 ∼ 0.2㎷ 정도로 종래의 1/4 수준으로 감소시킴으로써 안정된 소자특성을 확보할 수 있다. 또한, 에미터와 베이스영역이 산화막과 다결정실리콘으로 구분되도록 함으로써, 소자가 차지하는 면적을 감소시킬 수 있다.
Claims (4)
- 필드산화막에 의해 활성영역과 비활성영역으로 구분되어진 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계;콜렉터영역이 형성된 상기 반도체기판의 전면에, 산화막과 제1 도전막을 차례로 형성하는 단계;베이스가 형성될 영역의 상기 제1 도전막에 베이스용 제1 불순물이온을 주입하는 단계;상기 제1 도전막 및 산화막을 패터닝하여 에미터영역이 형성될 영역의 반도체기판을 노출시키는 단계;결과물의 전면에 제2 도전막을 형성한 후, 상기 제2 도전막에 에미터용 제2 불순물이온을 주입하는 단계;제1 및 제2 불순물이 주입된 상기 결과물을 열처리하여 상기 불순물들이 기판으로 확산되도록 함으로써, 베이스영역 및 에미터영역을 형성하는 단계;결과물 상에 층간절연막을 형성하는 단계; 및상기 베이스영역, 에미터영역 및 콜렉터영역과 접속된 베이스전극, 에미터전극 및 콜렉터전극을 각각 형성하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 불순물이온을 주입하는 단계는,1×1013이온/㎤ 이하의 도우즈와 40keV의 주입에너지로 실시하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2 불순물 이온을 주입하는 단계는,1×1015이온/㎤ 이하의 도우즈와 100keV의 주입에너지로 실시하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 열처리하는 단계는,900℃의 온도에서 30분 정도 진행하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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| KR1019960069868A KR100234399B1 (ko) | 1996-12-21 | 1996-12-21 | 바이폴라 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960069868A KR100234399B1 (ko) | 1996-12-21 | 1996-12-21 | 바이폴라 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980051019A KR19980051019A (ko) | 1998-09-15 |
| KR100234399B1 true KR100234399B1 (ko) | 1999-12-15 |
Family
ID=19490158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960069868A KR100234399B1 (ko) | 1996-12-21 | 1996-12-21 | 바이폴라 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100234399B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210103358A (ko) | 2020-02-13 | 2021-08-23 | 김성림 | 부품대 겸용 공구대 |
-
1996
- 1996-12-21 KR KR1019960069868A patent/KR100234399B1/ko not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| KR20210103358A (ko) | 2020-02-13 | 2021-08-23 | 김성림 | 부품대 겸용 공구대 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980051019A (ko) | 1998-09-15 |
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