KR100416843B1 - Soi에다수의마이크로일렉트로닉회로를제조하기위한방법 - Google Patents
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Abstract
본 발명은 표준화된 프로세스를 통해 예를 들어 n-CMOS- 또는 p-CMOS-트랜지스터, NPN-트랜지스터 또는 PNP-트랜지스터가 제조될 수 있는, SOI에 다수의 마이크로일레트로닉 회로를 제조하기 위한 방법에 관한 것이다. 이를 위해 실시되는 주입에의한 형성의 적응만이 필요하다.
Description
본 발명은 SOI 상에 다수의 마이크로일렉트로닉 회로를 제조하는 방법에 관한 것이다. 특히 CMOS-트랜지스터 및/또는 바이폴라 트랜지스터가 제조된다.
마이크로일렉트로닉 회로 및 CMOS-회로 또는 바이폴라 트랜지스터를 제조할수 있는 일련의 다양한 방법들은 이미 공지되어 있다. 그러나, 이러한 방법은 서로 상당히 상이하여 서로 결합될 수 없거나 또는 큰 비용을 들일 때만 결합될 수 있다.
본 발명의 목적은 SOI 상에 다수의 다양한 마이크로일렉트로닉 구조체 및 특히 CMOS-트랜지스터 및 바이폴라 트랜지스터의 제조에 적합한 방법을 제공하는데 있다·
상기 목적은 제 1항의 특징들로 달성된다. 유리한 그외 구성들은 종속항에 제공되어 있다.
본 발명의 기본 사상에 따라, 절연체 물질 내에 다수의 활성 영역을 형성하고; 형성될 구조체에 따라 활성 영역 각각에 n-웰 또는 p-웰 주입을 행하고; 활성 영역 상에 게이트 산화물을 형성하고 구조화하고; 제 1 폴리실리콘을 증착하고; 형성될 구조체에 따라 n+ 또는 p+ 주입을 행하고 나중에 온도 처리하여 2개의 웰 하부 영역을 도핑하고; 산화물층을 증착하고; 또 다른 활성 영역을 형성하기 위해 산화물층 및 그 아래의 실리콘층을 에칭하고; 산화물층을 증착하고 또 다른 활성 영역의 에칭된 폴리실리콘 구조물에서 산화물층으로부터 스페이서를 에칭하고; 제 2 폴리실리콘을 증착하고; 형성될 구조체에 따라 p- 또는 n-주입을 수행하고; 에지를 형성하기 위해 제 2 폴리실리콘을 구조화하고 산화 코팅을 갖는 제 2 폴리실리콘층을 형성하고; 에지상에 스페이서를 에칭하고; 온도처리로, 주입된 도펀트를 폴리실리콘으로부터 폴리실리콘 아래에 있는 웰 영역으로 확산시키고; 적절한 금속의 주입에 의해 노출된(bared) 산화층을 실리사이드화되고 금속 콘택이 형성된다.
본 발명에 의한 방법을 통해 한 개의 웨이퍼상에 다수의 활성 영역을 형성할 수 있고 단지 도핑 조절만으로 동일한 프로세스 블록의 이용하에 다수의 상이한 구조체를 만들 수 있다.
n-CMOS-트랜지스터를 제조를 위해, 먼저 p-웰이 주입되고, 상부 폴리실리콘층에 주입 및 이어지는 경화(curing)를 통해 n+소스/드레인 및 게이트 주입 및 마지막 주입 단계에서 양측면 상에 n-LDD 주입이 실시된다.
그에 반해, p-CMOS 트랜지스터의 제조시에는, 먼저 n-웰이 주입되고 다음에 상기 제1의 폴리실리콘층에서의 주입 및 경화를 통해, p+소스/드레인 및 게이트 주입 및 마지막으로 양측면 상에 p-LDD 주입이 실시된다.
또 다른 바람직한 실시예에서, NPN-트랜지스터의 제조 시에는, 먼저 n-웰이 주입되고 제 1 폴리실리콘층에 이미터 및 컬렉터 영역의 제조를 위해 폴리실리콘층으로부터 이들 아래에 위치된 웰 영역으로 도펀트 원자를 확산시키기기 위해 경화 프로세스와 조합하여 n+주입이 수행되고, 나중에 베이스를 형성하기 위해 한쪽 측면상에 p- 주입이 수행된다. PNP-트랜지스터의 제조를 위해 먼저 p-웰이 만들어지고, 이어서 p+도핑으로 이미터 및 컬렉터 영역이 만들어지고 나중의 n-주입으로 베이스가 형성된다.
하나의 웨이퍼상에 다수의 동일한 구조체를 만드는 것이 바람직하다. 이런방식으로 다수의 전자 부품이 하나의 프로세스 시퀀스로 형성될 수 있다. 물론 하나의 웨이퍼 상에 상이한 구조체를 형성할 수 있다. 이를 위해서는 본 발명에 따라 표준화된 프로세스 내에서 다양한 주입이 실시되어야 한다.
트랜지스터 제조시에, 이러한 프로세스를 이용하여, 트랜지스터의 베이스 폭이 특히 얇게 조절될 수 있기 때문에 2개 측면의 스페이서 형성은 특히 바람직하다.
상기 본 발명에 따른 방법에 의해, SOI 상에서 고성능 BiCMOS 프로세스가 달성되며, 여기서 2개의 폴리실리콘층이 CMOS 구조체 및 횡형 바이폴라 트랜지스터를 위해 이용된다. 또한, 폴리실리콘으로부터 모노실리콘으로의 도펀트 확산을 통해 횡형의 경사진 도펀트 프로파일을 얻을 수 있다.
본 발명에 따른 프로세스는 콘택홀을 갖추거나 갖추지 않고 수행될 수 있다. 콘택홀이 형성되는 경우, 상기 콘택이 폴리실리콘에 유도되는 반면, 표준 프로세스에서는 모노실리콘으로 유도된다. 그러나 모노실리콘의 영역에 형성되는 픽처가 에칭된다는 문제점이 있다. SOI 프로세스에서는 박막의 실리콘층이 사용되기 때문에, 이러한 에칭은 위험할 수 있다. 따라서, 이 방법에서는 콘택홀을 통한 콘택은 콘택을 폴리실리콘으로 유도시킴으로써 바람직하다.
상기 개별적인 웰 영역에 도핑을 위해, 상부 폴리실리콘층에 도펀트가 주입되고 이어서 경화 프로세스에서 도펀트가 폴리실리콘으로부터 웰 하부 영역으로 확산된다. 이와 같은 경화 단계는 각각의 개별적인 주입 후에 실시될 수 있다. 그러나 한번의 공동 경화 프로세스만이 최종 주입 후에 실시되는 것이 바람직하다.
본 발명은 하기에서 도면에 도시된 실시예를 이용해 설명된다.
본 발명의 방법의 초기에, 이산화실리콘층(17)과 그 위에 있는 실리콘층이 기판(16)에 증착된다. 활성 영역(1)이 MESA-에칭 또는 산화에 의해 실리콘층에 한정된다. 이렇게 형성된 활성 영역(1)을 제 1도에 도시한다. 이용되는 웨이퍼상에 다수의 활성 영역(1)이 한정되어, 각각의 하나의 구조체가 만들어진다. 간단하게 도시하기 위해, 도면에는 하나의 활성 영역(1)만을 도시한다. 마스크 기술을 이용하여, 활성 영역 외측 영역이 커버되고 활성 영역(1)에서 I2-주입에 의해 n-웰 또는 p-웰(2)이 형성된다. 이는 Well이라고도 표시되며 모노실리콘으로 이루어져 있다. 도핑 원자의 선택은 형성할 구조체에 의존한다. 그러므로, n-CMOS 또는 PNP-트랜지스터를 제공하기 위해서는 p-웰이 형성되며, p-CMOS 또는 NPN-트랜지스터를 제공하기 위해서는 n-웰이 형성된다. 주입된 웰은 온도 처리에 의해 경화된다. 이어서 게이트 산화물(3)이 증착되고, 그외 마스킹 기술로 구조화되어 SiO2가 에칭되어, 게이트 산화물(3)이 상기 활성 영역(1)의 일부 영역만을 커버한다.
제 2도에 도시된 다음 단계에서, 제 1 폴리실리콘층(4)이 전체 표면에 증착된다. 폴리실리콘층(4)에는 n-또는 p-주입을 통해 큰 저항이 형성될 수 있다. 이 저항은 상기 만들어진 구조체의 결합 및 그외 접속에 이용된다. n+ 또는 p+ 주입이 실시되는 영역(5, 6)을 갖는 레지스트 마스크가 증착된다. CMOS-트랜지스터의 제조 시에 상기 주입은 소스/드레인 주입 및 게이트 도핑에 이용되고 트랜지스터의 제조시에는 이미터 및 컬렉터 제조에 이용된다. 또한, PNP 트랜지스터의 베이스 단자,또는 캐패시터, 레지스터가 n+ 주입으로 형성될 수 있다. 반대로, n- 주입으로, NPN 트랜지스터의 베이스 단자, 또는 캐패시터 및 레지스터가 형성될 수 있다.
이와 같이, n+또는 p+도핑 영역(18)이 폴리실리콘층(4)에 형성된다. 도펀트 원자가 웰(2) 하부 영역(18a)으로 확산되는 제 1 경화 단계가 이루어진다. 게이트 산화물(3)이 확산 차단하는 역할을 하여, 그 중간 영역에는 웰(2)의 추가적 도핑이 이루어지지 않는다. 또한 상기 제 1 폴리실리콘층(4)위에 산화물층(7)이 증착되고, 이것은 하부 제 1 폴리실리콘층과 마찬가지로 정확하게 전체 웨이퍼 위로 연장된다. 다음 단계에서 처음에 전체 표면에 증착된 층들이 각각의 활성화된 영역(1)에서 사용되도록 구조화된다. 이 방법의 단계는 제 3도에 도시되어 있다.
제 4도에는, 또다른 마스크 기술로 또다른 활성 영역(8)을 형성하는 방법을 도시하며, 이 경우 산화층(7), 제 1 폴리실리콘층(4) 및 하부 게이트산화물(3)은 그 아래에 있는 웰(2)까지 에칭된다. 이렇게 형성된 구조물 위에 산화물층이 증착되고 스페이서 기술로 본 구조물의 에지상에 스페이서(9)가 에칭된다.
앞서 만들어진 사이 공간을 채우는데 이용되고 상기 스페이서(9)에 인접하고 웰(2)로 하향 연장되는 제 2 폴리실리콘층(2)이 증착된다. 제 5도에 도시된 것처럼, 제 2 폴리실리콘층(12) 위에 레지스트 마스크(10, 11)가 증착되고, 이것에 의해 p-또는 n-I2-주입이 실시된다. p-I2-주입으로 NPN-트랜지스터에 베이스가 형성되거나 또는 p-CMOS에 LDD-주입이 실시될 수 있다. 유사하게, n-I2주입으로, PNP 트랜지스터의 베이스가 형성되거나, 또는 n-CMOS 트랜지스터에 LDD 주입이 실시 될수 있다.
또다른 마스크 기술로 제 2 폴리실리콘층(12)이 에칭되어 구조화된다. 그렇게 만들어진 구조체는 제 6도에 도시되어 있다. 부가적 온도 처리로 상기 도펀트가 폴리실리콘층(12)으로부터 상기 웰(2)의 하부의 모노실리콘 영역으로 확산된다. 이 영역들은 앞서 만들어진 외부 n+및 p+도핑 영역(18a)과 웰의 중앙 영역(19) 사이에 위치한다. 이 경화 프로세스는 앞서의 경화 프로세스의 생략한 상태에서 유일한 경화 프로세스로서 실시될 수 있다. 이러한 경우에, 동시에 도펀트가 상기 제 1 폴리실리콘층(4)의 영역(18)으로부터 웰(2) 하부의 외측 영역(18a)으로 확산되며 도펀트는 제 2 폴리실리콘 층(12)으로부터 설명한 웰(2) 영역으로 확산된다. 또한 산화 코팅이 실시되고, 예를 들어 제 7도에서 볼 수 있는처럼, 제 2 폴리실리콘층(12)에서 만들어진 구조물의 에지에서 스페이서가 에칭된다. 노출된 산화물층(7)과 앞서 산화 코팅된 제 2실리콘층(12) 영역에 적당한 금속이 증착되고 실리사이드(14)가 만들어진다. 또한 접촉을 위해 금속 콘택(15)이 증착된다.
이런 방법으로 만들어질 수 있는 구조체들이 제 7도 내지 제 10도에 도시되어 있다. 제 7도에서는 n-CMOS-트랜지스터가, 제 8도에는 p-CMOS트랜지스터가, 제 9도에는 NPN-트랜지스터가 그리고 제 10도에는 PNP-트랜지스터가 도시되어 있다. S는 소스를, D는 드레인을 그리고 G는 게이트를 나타낸다. 이 트랜지스터에서 기호 E, B 및 C는 이미터, 베이스 및 컬렉터를 나타낸다. 웰(19)의 중앙 영역 위의 화살표는 금속 콘택(15)을 나타낸다.
제 1도 내지 제 6도는 프로세스 진행 동안의 단계를 나타낸 단면도.
제 7도는 본 발명에 따른 방법으로 만들어진 n-CMOS-트랜지스터의 단면도.
제 8도는 본 발명에 따른 방법으로 만들어진 p-CMOS-트랜지스터의 단면도.
제 9도는 본 발명에 따른 방법으로 제조된 NPN-트랜지스터의 단면도.
제10도는 본 발명에 따른 방법으로 만들어진 PNP-트랜지스터의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1,8 : 활성영역 2 : 웰
3 : 게이트 산화물 4,12 : 폴리실리콘층
7 : 산화물층 9,13 : 스페이서
15 : 콘택
Claims (10)
- 절연체 재료에 다수의 활성 영역(1)을 형성하는 단계,상기 활성 영역(1)에 형성될 구조체에 따라 n-웰 또는 p-웰(2)을 주입하는 단계,게이트 산화물(3)을 형성하고 상기 활성 영역(1)에서 구조화시키는 단계,제 1 폴리실리콘층(4)을 증착하는 단계,형성될 구조체에 따라 n+또는 p+주입을 실시하고 나중의 온도 처리로 구조물 하부에 있는 상기 웰(2)을 2개의 영역(18a)으로 도핑하는 단계,산화물층(7)을 증착하는 단계,상기 산화물층(7)과 그 아래 있는 실리콘층(4)이 상기 활성 영역(8)을 형성하도록 에칭되는 단계,산화물층을 증착하고 이것으로부터 상기 활성 영역(8)의 에칭된 폴리실리콘 구조물에서 스페이서(9)를 에칭하는 단계,제 2 폴리실리콘층(12)을 증착하는 단계,형성될 구조체에 따라 p-또는 n-주입을 실시하는 단계,상기 제 2 폴리실리콘층(12)을 구조화시키고 산화 코팅을 제공하는 단계,형성된 에지에서 스페이서(13)를 에칭하는 단계,온도 처리로 주입되는 도펀트가 폴리실리콘(4, 12)으로부터 그 하부에 있는웰 영역으로 확산되는 단계,노출된 산화층이 적당한 금속의 제공에 의해 실리사이드화되는 단계, 및금속 콘택(15)을 형성하는 단계를 포함하는 SOI 상에 다수의 구조체를 제조하는 방법.
- 제 1항에 있어서, 상기 다수의 구조체는 CMOS-트랜지스터 및/또는 바이폴라 트랜지스터인 것을 특징으로 하는 방법.
- 제 1항에 있어서, n-CMOS 트랜지스터의 제조를 위해 먼저 p-웰을 주입에 의해 형성하고, 상기 웰의 외측 영역(18a)을 폴리실리콘층(4)의 도핑과 경화를 통해 n+도핑하고 이어서 양측면에 n-도핑을 실시하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, p-CMOS 트랜지스터의 제조를 위해 먼저 n-웰(2)을 주입에 의해 형성하고, 제 1 폴리실리콘층(4)을 p+도핑하고 이어서 상기 제 2 폴리실리콘층(12)의 양측면에 p-도핑을 실시하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, NPN-트랜지스터의 제조를 위해 먼저 n-웰(2)을 주입에 의해 형성하고, 제 1 폴리실리콘층(4)을 n+도핑하고 이어서 베이스의 형성을 위해 한측면에 p-도핑을 실시하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, PNP-트랜지스터의 제조를 위해 먼저 p-웰(2)을 주입에 의해 형성하고, 제 1 폴리실리콘층(4)을 p+도핑하고 이어서 베이스의 형성을 위해 한 측면에 n-도핑을 실시하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 6항중 어느 한 항에 있어서, 상기 구조체가 동일한 구조체로서 다수 개 만들어지는 것을 특징으로 하는 방법.
- 제 5항 또는 제 6항에 있어서, 상기 트랜지스터 제조시에 2개의 측면 스페이서(9)로 베이스 폭을 조절하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 6항중 어느 한 항에 있어서, 상기 폴리실리콘의 접촉이 콘택홀을 통해 이루어지는 것을 특징으로 하는 방법.
- 제 1항 내지 제 6항중 어느 한 항에 있어서, 상기 웰 영역이 단일 경화 프로세스를 통해 마지막의 주입 단계 후에 도핑되는 것을 특징으로 하는 방법.
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