JPS62190744A - 垂直配線構造 - Google Patents
垂直配線構造Info
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- JPS62190744A JPS62190744A JP3179986A JP3179986A JPS62190744A JP S62190744 A JPS62190744 A JP S62190744A JP 3179986 A JP3179986 A JP 3179986A JP 3179986 A JP3179986 A JP 3179986A JP S62190744 A JPS62190744 A JP S62190744A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
半導体素子を構成する活性層を層間絶縁膜を挟んで多層
に積層化した３次元集積回路素子を実現するための、活
性層間を接続させる垂直配線構造に関する。
に積層化した３次元集積回路素子を実現するための、活
性層間を接続させる垂直配線構造に関する。
（従来技術）
積層化された２層の活性層の従来構造は、第２図に示す
様に下層の活性層２１及び上層活性層にピアホール２３
及び２４をそれぞれ設け、アルミニウム配線２５を形成
して上下の活性層の接続を行った構造、及び第３図に示
す様に、下層活性層３１に接続する配線３３上に形成し
たピアホール３４及び上層活性層３２に形成したピアホ
ールにアルミニウム配線を形成して上下活性層の接続を
行う構造が提案されている。
様に下層の活性層２１及び上層活性層にピアホール２３
及び２４をそれぞれ設け、アルミニウム配線２５を形成
して上下の活性層の接続を行った構造、及び第３図に示
す様に、下層活性層３１に接続する配線３３上に形成し
たピアホール３４及び上層活性層３２に形成したピアホ
ールにアルミニウム配線を形成して上下活性層の接続を
行う構造が提案されている。
（発明が解決しようとする問題点）
しかしながら、いずれの構造においても、上下の活性層
へのピアホールが垂直方向に対して重なった位置に形成
されていないために、本発明の構造の様に、−個のピア
ホールで上下の活性層を接続する構造に比して約２倍の
面積が必要となり、高集積化が達成されない。この欠点
を回避する構造としては、第４図に示す様に、下層活性
層４１と上層活性層４３とを垂直配線４２によって接続
する構造が考えられる。しかしながらこの構造を実現す
るには、垂直配線、４２を形成した後上層活性層４３を
形成する必要があるが、この活性層形成にはレーザ・電
子ビーム等を用いて多結晶シリコンを溶融再結晶化させ
る方法によって行われるのが一般的であり、この場合通
常金属からなる配線４２と層間絶縁膜４との熱伝導率が
異なることに等に起因して、上層の活性層として良質な
単結晶シリコン層が得られない欠点が生ずる。更に、溶
融再結晶化時に、あらかじめ形成された垂直配線４２も
高温にさらされるために配線４２が損傷を受けたり、配
線４２と下層活性層とのオーミック特性が劣化する等の
問題が生じる。
へのピアホールが垂直方向に対して重なった位置に形成
されていないために、本発明の構造の様に、−個のピア
ホールで上下の活性層を接続する構造に比して約２倍の
面積が必要となり、高集積化が達成されない。この欠点
を回避する構造としては、第４図に示す様に、下層活性
層４１と上層活性層４３とを垂直配線４２によって接続
する構造が考えられる。しかしながらこの構造を実現す
るには、垂直配線、４２を形成した後上層活性層４３を
形成する必要があるが、この活性層形成にはレーザ・電
子ビーム等を用いて多結晶シリコンを溶融再結晶化させ
る方法によって行われるのが一般的であり、この場合通
常金属からなる配線４２と層間絶縁膜４との熱伝導率が
異なることに等に起因して、上層の活性層として良質な
単結晶シリコン層が得られない欠点が生ずる。更に、溶
融再結晶化時に、あらかじめ形成された垂直配線４２も
高温にさらされるために配線４２が損傷を受けたり、配
線４２と下層活性層とのオーミック特性が劣化する等の
問題が生じる。
本発明の目的は、上下の２層の活性層を接続する垂直配
線の構造において、高集積化が可能であり、かつ上層の
活性層として良質な単結晶シリコン層（ＳＯＩ層）を使
用しうる同時に良好なオーミック特性が確保される垂直
配線構造を提供することにある。
線の構造において、高集積化が可能であり、かつ上層の
活性層として良質な単結晶シリコン層（ＳＯＩ層）を使
用しうる同時に良好なオーミック特性が確保される垂直
配線構造を提供することにある。
（問題点を解決するための手段）
本発明によれば、不純物がドープされたシリコンよりな
る活性層が縦方向に少くとも２層以上積層された３次元
素子の下層活性層と上層活性層とを接続させる垂直配線
構造において、該垂直配線が上層活性層内を貫通して下
層活性層に接続された構造を特徴とした垂直配線構造。
る活性層が縦方向に少くとも２層以上積層された３次元
素子の下層活性層と上層活性層とを接続させる垂直配線
構造において、該垂直配線が上層活性層内を貫通して下
層活性層に接続された構造を特徴とした垂直配線構造。
（作用）
プロセスによって行った後垂直配線を形成する手順が可
能であり、上層の活性層として良質な単結晶シリコン層
を形成でき、かつ上下の２層の活性層を固有接触抵抗率
１０−７Ω・０ｍ２以下の低い接触抵抗で接続しえた。
能であり、上層の活性層として良質な単結晶シリコン層
を形成でき、かつ上下の２層の活性層を固有接触抵抗率
１０−７Ω・０ｍ２以下の低い接触抵抗で接続しえた。
（実施例）
以下、図示の実施例により本発明の詳細な説明する第１
図は本発明の構造の概略断面図である。同図において、
１１は単結晶シリコンからなる下層活性層、１２はＳｉ
Ｏ２膜から層間絶縁膜、１３はＭｏ８ｉ２膜からなる垂
直配線であり、１４は単結晶シリコンからなる上層活性
層である。該実施例においては、垂直配線としてＭｏ３
ｉ２膜について示したが、ＷＳｉ２゜ＴｉＳｉ２． Ｔ
ａＳｉ２及びＭｏ、 Ｔａ、 Ｗ、 Ｔｉについても同
様な卓効があった。
図は本発明の構造の概略断面図である。同図において、
１１は単結晶シリコンからなる下層活性層、１２はＳｉ
Ｏ２膜から層間絶縁膜、１３はＭｏ８ｉ２膜からなる垂
直配線であり、１４は単結晶シリコンからなる上層活性
層である。該実施例においては、垂直配線としてＭｏ３
ｉ２膜について示したが、ＷＳｉ２゜ＴｉＳｉ２． Ｔ
ａＳｉ２及びＭｏ、 Ｔａ、 Ｗ、 Ｔｉについても同
様な卓効があった。
（効果）
前記実施例の構造の垂直配線におけるＭＯシリサイドと
Ａｓドープｎ十層との間のコンタクト抵抗率は１０−７
Ω・０ｍ２と十分低い値が得られた。この値は、あらか
じめ形成されたＭｏシリサイド／ｎ＋ｓｉ構造にがある
。また、上層の活性層形成が層間絶縁上のみで実施され
えたために、良質な単結晶シリコンｉにより上層活性層
を形成しえた。更に、垂直配線に必要なピアホールの面
積が従来法に比して半減できるために高集積化が行える
ために、本構造は３次元集積回路素子の活性層接続に有
効である。
Ａｓドープｎ十層との間のコンタクト抵抗率は１０−７
Ω・０ｍ２と十分低い値が得られた。この値は、あらか
じめ形成されたＭｏシリサイド／ｎ＋ｓｉ構造にがある
。また、上層の活性層形成が層間絶縁上のみで実施され
えたために、良質な単結晶シリコンｉにより上層活性層
を形成しえた。更に、垂直配線に必要なピアホールの面
積が従来法に比して半減できるために高集積化が行える
ために、本構造は３次元集積回路素子の活性層接続に有
効である。
第１図は本発明の構造の実施例の概略断面図。第２図、
３図は従来例の断面図。第４図は垂直配線の概念を示し
た断面図。以上の図において、１１．２１．３１゜４１
は下層活性層、１２．２６．３７．３８．４４は層間絶
縁膜、１４、２２．３２．４３は上層活性層１．２３．
２４．３４．３５はピアホール、１３．４２は垂直配線
、２５．３６はアルミニウム配線をそれぞれ示す。
３図は従来例の断面図。第４図は垂直配線の概念を示し
た断面図。以上の図において、１１．２１．３１゜４１
は下層活性層、１２．２６．３７．３８．４４は層間絶
縁膜、１４、２２．３２．４３は上層活性層１．２３．
２４．３４．３５はピアホール、１３．４２は垂直配線
、２５．３６はアルミニウム配線をそれぞれ示す。
Claims (1)
- 不純物がドープされたシリコンよりなる活性層が縦方向
に少くとも２層以上積層された３次元素子の下層活性層
と上層活性層とを接続させる垂直配線構造において、該
垂直配線が上層活性層を貫通して下層活性層に接続され
た構造を特徴とした垂直配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179986A JPS62190744A (ja) | 1986-02-18 | 1986-02-18 | 垂直配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179986A JPS62190744A (ja) | 1986-02-18 | 1986-02-18 | 垂直配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190744A true JPS62190744A (ja) | 1987-08-20 |
Family
ID=12341115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179986A Pending JPS62190744A (ja) | 1986-02-18 | 1986-02-18 | 垂直配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028407A (ja) * | 1997-04-04 | 2008-02-07 | Glenn J Leedy | 情報処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155951A (ja) * | 1983-02-25 | 1984-09-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59171140A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
| JPS61129852A (ja) * | 1984-11-28 | 1986-06-17 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-02-18 JP JP3179986A patent/JPS62190744A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155951A (ja) * | 1983-02-25 | 1984-09-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59171140A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
| JPS61129852A (ja) * | 1984-11-28 | 1986-06-17 | Seiko Epson Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028407A (ja) * | 1997-04-04 | 2008-02-07 | Glenn J Leedy | 情報処理方法 |
| JP2008166832A (ja) * | 1997-04-04 | 2008-07-17 | Glenn J Leedy | 情報処理方法 |
| JP2008166831A (ja) * | 1997-04-04 | 2008-07-17 | Glenn J Leedy | 情報処理方法 |
| JP2008172254A (ja) * | 1997-04-04 | 2008-07-24 | Glenn J Leedy | 情報処理方法 |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
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