JPH0417328A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0417328A JPH0417328A JP11971290A JP11971290A JPH0417328A JP H0417328 A JPH0417328 A JP H0417328A JP 11971290 A JP11971290 A JP 11971290A JP 11971290 A JP11971290 A JP 11971290A JP H0417328 A JPH0417328 A JP H0417328A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体の製造方法に於ける選択ＣＶＤ技術を
使用した、コンタクト部の配線技術に関するものである
。
使用した、コンタクト部の配線技術に関するものである
。
（従来の技術）
半導体素子の表面には絶縁層を形成するためにＰＳＧ
（リンガラス） 、ＢＰＳＧ （ボロンリンガラス）、
Ａｓ５Ｇ （ヒソガラス）等の薄膜が被着され、この薄
膜にはメタル配線（たとえばアルミニウム配線）の電気
的接続のため、直径約０．５〜３．０μｍ程度の孔が設
けられる。その後、Ｓｉ基板上のＮ′″型。
（リンガラス） 、ＢＰＳＧ （ボロンリンガラス）、
Ａｓ５Ｇ （ヒソガラス）等の薄膜が被着され、この薄
膜にはメタル配線（たとえばアルミニウム配線）の電気
的接続のため、直径約０．５〜３．０μｍ程度の孔が設
けられる。その後、Ｓｉ基板上のＮ′″型。
Ｐ゛型不純物層とメタル配線との間に発生する固相エピ
等の抑制、又段差部に於けるメタル配線のステップカバ
ー悪化抑制として、選択ＣＶＤ技術により孔にＷ、Ｔｉ
等の高融点金属を成長させ、埋めこみ、その後アルミニ
ウム配線等のメタル金属を形成し、公知のホトリソエツ
チングによりメタル配線の形成を行なう。
等の抑制、又段差部に於けるメタル配線のステップカバ
ー悪化抑制として、選択ＣＶＤ技術により孔にＷ、Ｔｉ
等の高融点金属を成長させ、埋めこみ、その後アルミニ
ウム配線等のメタル金属を形成し、公知のホトリソエツ
チングによりメタル配線の形成を行なう。
そこでこの従来技術の状況を第２図により説明する。
第２図は、半導体基板１に公知のホトリソ技術及びイオ
ン注入法等により約４０〜１００ｋｅＶ、５Ｘ１０”〜
Ｉ Ｘ １０１６ｃｍ−”のヒソヤボロンイオンを打込
み約８００〜１０００℃のアニールを行ない、Ｎ゛型、
Ｐ゛型の拡散層２を形成する。この後既知のＣＶＤ法に
よりＰＳＧ 、 ＢＰＳＧ等の絶縁膜３を約５０００人
〜８０００人形成する。さらにこの絶縁膜３に公知のホ
トリソエツチング技術により孔が形成され、絶縁膜３の
平坦化として、約８００℃〜１０００℃の熱処理が加え
られる。その後Ｎ゛型、Ｐ゛型の拡散層２及びゲート電
極４と外部入力との配線として選択ＣＶＤ技術によりＷ
、Ｔｉ等の高融点金属５を孔内部に成長させ、その後、
アルミニウム等のメタル配！＆！６を形成する。
ン注入法等により約４０〜１００ｋｅＶ、５Ｘ１０”〜
Ｉ Ｘ １０１６ｃｍ−”のヒソヤボロンイオンを打込
み約８００〜１０００℃のアニールを行ない、Ｎ゛型、
Ｐ゛型の拡散層２を形成する。この後既知のＣＶＤ法に
よりＰＳＧ 、 ＢＰＳＧ等の絶縁膜３を約５０００人
〜８０００人形成する。さらにこの絶縁膜３に公知のホ
トリソエツチング技術により孔が形成され、絶縁膜３の
平坦化として、約８００℃〜１０００℃の熱処理が加え
られる。その後Ｎ゛型、Ｐ゛型の拡散層２及びゲート電
極４と外部入力との配線として選択ＣＶＤ技術によりＷ
、Ｔｉ等の高融点金属５を孔内部に成長させ、その後、
アルミニウム等のメタル配！＆！６を形成する。
（発明が解決しようとする課題）
しかし、以上述べた方法では第２図に示すように、孔の
アスペクト比の差が大きいため、孔８においてＷ等の高
融点金属が十分成長できず、段差の厳しい箇所９．１０
に於いてメタル配線６が切断する等、配線歩留り等に著
しい影響を与えていた。
アスペクト比の差が大きいため、孔８においてＷ等の高
融点金属が十分成長できず、段差の厳しい箇所９．１０
に於いてメタル配線６が切断する等、配線歩留り等に著
しい影響を与えていた。
この発明は、以上述べた段差部において発生するメタル
配線の切断を抑制し、良好なメタル配線を得ることを目
的とする。
配線の切断を抑制し、良好なメタル配線を得ることを目
的とする。
（課題を解決するための手段）
この発明は、従来技術と比較して、アスペクト比の差が
大きいコンタクトに於いても、良好にＷ等の高融点金属
を埋めこみ良好なメタル配線を得るもので、その特徴は
選択ＣＶＤ技術により、まずアスペクト比の小さい孔を
埋め込みその後、既知の酸化膜形成工程ホトリソ／エン
チング工程を経て、再び選択ＣＶＤ技術により再びアス
ペクト比の大きい孔を埋め込み上部メタル配線の切断等
を抑制し、良好なメタル配線を得るようにしたものであ
る。
大きいコンタクトに於いても、良好にＷ等の高融点金属
を埋めこみ良好なメタル配線を得るもので、その特徴は
選択ＣＶＤ技術により、まずアスペクト比の小さい孔を
埋め込みその後、既知の酸化膜形成工程ホトリソ／エン
チング工程を経て、再び選択ＣＶＤ技術により再びアス
ペクト比の大きい孔を埋め込み上部メタル配線の切断等
を抑制し、良好なメタル配線を得るようにしたものであ
る。
（作 用）
アスペクト比の小さい孔上に形成された酸化膜は、２回
目選択ＣＶＤ０際のマスクとして作用する。
目選択ＣＶＤ０際のマスクとして作用する。
（実施例）
第１図（ａｌ〜（Ｃ）は、本発明の一実施例を示す図で
ある。Ｓｉ基板１２にはＮ゛型、Ｐ゛型の拡散層１３が
設けられており、この上に、ゲート電極１４、 ＢＰＳ
Ｇ、 Ａｓ５Ｇ等の眉間絶縁膜１５が形成されている。
ある。Ｓｉ基板１２にはＮ゛型、Ｐ゛型の拡散層１３が
設けられており、この上に、ゲート電極１４、 ＢＰＳ
Ｇ、 Ａｓ５Ｇ等の眉間絶縁膜１５が形成されている。
この絶縁膜１５に設けられた孔１６ａ。
１６ｂは、公知のホトリソエツチングによりあけたもの
である。ここで、公知の選択ＣＶＤ技術により孔１６ａ
、１６ｂの内部にＷ、Ｔｉ等の高融点金属１７を成長さ
せる。（第１図（ａ））その後第１図（ｂ）に示すよう
に酸化膜等の薄膜１８を公知の拡散及びＣＶＤ技術によ
り約１００〜２０００人成長させる。その後、第１図（
Ｃ）に示すように公知のホトリソエンチング技術により
、薄膜１８のアスペクト比の大きいコンタクトホール１
６ａ上にのみ孔１９をあける。その後第１図（ｄ）に示
すように、再び選択ＣＶＤ技術により、アスペクト比の
大きい孔１６ａの内部にＷ、Ｔｉ等の高融点金属２１を
成長させる。その後薄膜１８を除去する。その後、メタ
ル配線２０を形成する。
である。ここで、公知の選択ＣＶＤ技術により孔１６ａ
、１６ｂの内部にＷ、Ｔｉ等の高融点金属１７を成長さ
せる。（第１図（ａ））その後第１図（ｂ）に示すよう
に酸化膜等の薄膜１８を公知の拡散及びＣＶＤ技術によ
り約１００〜２０００人成長させる。その後、第１図（
Ｃ）に示すように公知のホトリソエンチング技術により
、薄膜１８のアスペクト比の大きいコンタクトホール１
６ａ上にのみ孔１９をあける。その後第１図（ｄ）に示
すように、再び選択ＣＶＤ技術により、アスペクト比の
大きい孔１６ａの内部にＷ、Ｔｉ等の高融点金属２１を
成長させる。その後薄膜１８を除去する。その後、メタ
ル配線２０を形成する。
（発明の効果）
以上詳細に説明したように、この発明によれば、実施例
からも理解されるように、アスペクト比の大きいコンタ
クトホールを２度に分けて選択ＣＶＤにより埋め込むこ
とにより、アスペクト比の差が大きい孔が多数存在して
も、良好にＷ、Ｔｉ等の高融点金属を埋めこむことがで
き、それ故、上部、メタル配線のステップカバー悪化及
び切断等を抑制し、良好なメタル配線を得ることを可能
としたものである。
からも理解されるように、アスペクト比の大きいコンタ
クトホールを２度に分けて選択ＣＶＤにより埋め込むこ
とにより、アスペクト比の差が大きい孔が多数存在して
も、良好にＷ、Ｔｉ等の高融点金属を埋めこむことがで
き、それ故、上部、メタル配線のステップカバー悪化及
び切断等を抑制し、良好なメタル配線を得ることを可能
としたものである。
第１図（ａｌ〜（ｄｌは本発明の詳細な説明図、第２図
は従来の半導体素子の説明図である。 １２・・・Ｓｉ基板、１３・・・拡散層、Ｉ４・・・ゲ
ート電極、１５・・・絶縁膜、１６ａ、１６ｂ・・・孔
、１７・・・高融点金属、１８・・・薄膜、１９・・・
孔、２０・・・メタル配線、２１・・・高融点金属。 本発明の賞癲１７１）の説明ワ 従来の＋４１本素４の設Ｒ月図 第２図
は従来の半導体素子の説明図である。 １２・・・Ｓｉ基板、１３・・・拡散層、Ｉ４・・・ゲ
ート電極、１５・・・絶縁膜、１６ａ、１６ｂ・・・孔
、１７・・・高融点金属、１８・・・薄膜、１９・・・
孔、２０・・・メタル配線、２１・・・高融点金属。 本発明の賞癲１７１）の説明ワ 従来の＋４１本素４の設Ｒ月図 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板上に深さの異なるコンタクト孔を形成する
工程と、 前記コンタクト孔に選択的に金属を成長させ、前記コン
タクト孔のうち浅いコンタクト孔を金属で完全に埋め込
むと共に、深いコンタクト孔の一部を金属で埋め込む工
程と、 この後前面に金属の成長に対してマスクとなる層を形成
する工程と、 このマスクとなる層のうち、前記深いコンタクト孔上の
みのマスクとなる層を除去する工程と、この後前記深い
コンタクト孔上のみに金属を選択的に成長させ、深いコ
ンタクト孔を金属で完全に埋め込む工程と、 この後前記マスクとなる層全部を除去する工程とを有す
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971290A JPH0417328A (ja) | 1990-05-11 | 1990-05-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971290A JPH0417328A (ja) | 1990-05-11 | 1990-05-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417328A true JPH0417328A (ja) | 1992-01-22 |
Family
ID=14768241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11971290A Pending JPH0417328A (ja) | 1990-05-11 | 1990-05-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417328A (ja) |
-
1990
- 1990-05-11 JP JP11971290A patent/JPH0417328A/ja active Pending
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