JPH02199871A

JPH02199871A - 半導体装置およびその製造方法

Info

Publication number: JPH02199871A
Application number: JP1017610A
Authority: JP
Inventors: Masahiro Shigeniwa; 昌弘茂庭; Shinichiro Kimura; 紳一郎木村; Masaru Hisamoto; 大久本; Toru Kaga; 徹加賀; Haruhiko Tanaka; 田中　治彦; Atsushi Hiraiwa; 篤平岩; Eiji Takeda; 英次武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、超大規模集積で高速動作する集積回路を具現
する為の半導体装置およびその製造方法に関する。

〔従来の技術〕

大規模集積回路（Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔａｇ
ｒａｔｅｄｃｉｒｃｕｉｔ　：　Ｌ　Ｓ　Ｉ　）の集積
度向上に伴なってその構成素子は縮小されてきた。しか
し、高集積化が進み、素子１個あたりのスペースがミク
ロン・オーダーと小さくなった昨今では、従来の横型素
子（電流を基板表面に沿って流す）の適用が困難になり
つつある。その為、スペースをあまり必要としない縦型
素子の研究・開発が今や盛んである。

その−環として縦型トランジスタがある。これについて
は、インターナショナル・エレクトロン・デバイセズ・
ミーティング、１９８５、テクニカル・ダイジェスト、
第７１４頁から第７１７頁（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎ
ｇ。

１９８５、　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｅｔ、　ｐ
　ｐ、　７１４−７１７）において論じられている。

この縦型トランジスタは、第２図に示すように、Ｓｉ基
板１に穴を掘り、その上部付近・底部付近に高不純物濃
度領域２を作り、５ｉｏｚｒｓ３を介してゲート電極材
料４を穴に埋めた構造のトランジスタである。穴の側壁
のＳ　ｉ　Ｏｘ膜３をゲート絶縁膜、上部・底部の高不
純物濃度領域２を、それぞれ、ソース領域・ドレイン領
域もしくはドレイン領域・ソース領域として用いる。電
流が穴の側壁に沿って縦方向に流れるので縦型トランジ
スタと呼ばれる。縦型トランジスタを用いると１、トラ
ンジスタ自身を小さくできる上に、トランジスタ下部に
キャパシタを形成する等のアプローチで基板表面占有面
積を小さく保ったままでメモリ・ビットを形成できる、
等のメリットがある。

〔発明が解決しようとする課題〕

上記従来技術は、素子間の電荷リークおよびα線による
ソフト・エラーの問題があった。これを第３図を用いて
説明する。

Ｓｉ基板１中、トランジスタの周辺には空乏層５ができ
る。このとき二つのトランジスタ間の間隔が短い場合、
両者の空乏層が繋がってしまう。

すると、その部分で矢印６のように電荷の移動が可能と
なる為、両トランジスタは独立な動作ができなくなる。

これが素子間リークの問題である。

これを避ける為には素子間距離を長くすれば良いが、そ
れは即ち素子１個あたりの占有面積の増大を意味し、ト
ランジスタ寸法を小さくできるという縦型トランジスタ
のメリットがそこなわれる。

また、Ｓｉ基板１中をα粒子が通過すると、その軌跡７
に沿って電子正孔対が多量に発生する。

これらの一部は、発生した電子・正孔群により形成され
た電場（ファネリング）によりトランジスタの電極に流
れ込む。この電荷の注入８が素子の誤動作をもたらす。

本発明の目的は、上記の問題を解消した縦型トランジス
タおよびその製造方法を提供する事にある。

〔課題を解決するための手段〕

本発明においては、素子間リークを阻止する為に穴底部
の高不純物濃度領域２間に絶縁物を埋め込み、α線によ
るソフト・エラーを防ぐ為にチャネル間および素子下に
絶縁物を埋め込んだ、素子下部にも埋め込んだのは、第
３図ではあまり明確でないが、α粒子が素子下を通過し
そこで発生した電流が素子底部に流れ込む場合があるか
らである。

第１図（ｂ）に本発明の特徴を示す素子構造を示す。

このデバイスを作る為には、窪みのある５ｉＯｚ基板３
上に単結晶Ｓｉ薄膜１を形成しなければならない。その
為に第４図に示す如く、横方向同相エピタキシャル成長
あるいはその他のシリコンオンインシュレータ（Ｓ　ｉ
　−Ｏｎ　−Ｉｎ５ｕｌａｔｏｒ　：　５ＯＩ）構造形
成技術を用いて５ｉｎｓ膜３に上に単結晶Ｓｉ膜１を形
成しく第４図（ａ））、これを部分的にエツチングする
事により必要な領域１０のみ残しく第４図（ｂ））　、
その上に５ｉＯｚ膜３を堆積し埋め込まれたＳｉ領域１
０上の任意の位置に穴をあけ（第４図（ｃ））、次いで
、埋め込まれた単結晶５ｉｌｏを種結晶とした同相エピ
タキシャル成長を行なった（第４図（ｄ））。

素子を高速動作させる場合は、高不純物濃度領域２にお
ける寄生抵抗を極力小さくする必要がある。即ち、高不
純物濃度領域２による配線長を極力短くおさえたい、そ
の為に、高不純物濃度領域２と金属（あるいはシリサイ
ド等の低抵抗材料）配線１４とのコンタクトをなるべく
、チャネル領域１３の近くに形成する必要がある。そこ
で、本発明では、第１図（ａ）に示す構造とした。

穴上部付近の高不純物濃度領域１５と低抵抗材料配線１
４とのコンタクトは、従来技術で容易に形成できる。し
かし、穴底部付近の高不純物濃度領域１６と低抵抗材料
配線１４とのコンタクトを第１図（ａ）に示すように素
子に近接して形成するのは、従来技術ではできない、そ
こで、本発明においてはこれを実現する為に以下の工程
を行なった。

第５図（ａ）に示すように、低抵抗材料１１の横方向固
相エピタキシャル成長により５ｉＯｚＷ３の上に単結晶
の低抵抗材料膜１１を形成し、これをエツチング技術を
使ってバターニングしく第５図（ｂ））　、その上に堆
積法により絶縁物［３を形成し、そのうち、素子形成領
域等の必要な所に穴をあけ（第５図（ｃ））、最後にＳ
ｉの固相エピタキシャル成長と不純物の導入により低抵
抗材料とＳｉとのコンタクトを形成した。

〔作用〕

本発明の縦型トランジスタ周囲の絶縁物３は、素子と周
囲との電気的絶縁を確実にする。これにより、素子間リ
ークの問題およびα線により生じた電荷によるソフト・
エラーの問題が解消できる。

本発明の縦型トランジスタ底部に接し絶縁物３中に埋め
込まれである単結晶低抵抗材料１１は、縦型トランジス
タの寄生抵抗を大幅に低減し、動作速度の向上をもたら
す６本発明の、バターニングされた単結晶低抵抗材料（
単結晶金属等）を種結晶とするエピタキシャル成長法は
、配線領域と素子領域の共用を可能にするため、ＬＳＩ
所用面積の縮小、即ち集積度の増大をもたらす１本発明
の、バターニングされた単結晶低抵抗材料を基板半導体
と分離した構造は、単結晶低抵抗材料を配線として用い
る際に、線間絶縁の確実化、ソフト・エラー問題の解消
、寄生静電容量の減少といった重要な好まして効果を有
する０本発明の、シリサイドや金属等の低抵抗材料の横
方向エピタキシャル成長はその後の絶縁物堆積とあいま
ってこれら材料の絶縁物中埋め込み、特に非晶質絶縁物
中への埋め込みを可能とする１本発明の、低抵抗材料を
種結晶とした同相エピタキシャル成長は、配線の上に縦
型トランジスタを形成する事を可能とする。

〔実施例〕

以下、本発明の詳細な説明する。

［実施例１］本発明により第１図（ａ）に示した縦型トランジスタを
作製した実施例を第５図を参照して以下に述べる。

単結晶Ｓｉ基板１２上に熱酸化法により厚さ３００ｎｍ
の５ｉＯｚ膜３を形成し、その一部を通常のファトリソ
グラフィーとエツチング技術により除去した。その後、
基板表面をＲＣＡ洗浄し。

背圧１０−”Ｐａの超高真空室内へ導入し、８５０℃、
３０分間の熱処理を行なった。この２工程で基板表面上
の汚染が原子的レベルでほぼ完全に除去される。この基
板上に、電子ビーム加熱を用いた蒸着法によりＳｉとＮ
ｉの化合物を非晶質の形態で堆積した。その際の基板温
度は室温であり。

ＳｉとＮｉの組成比は２：１とした。これを３５０℃で
１時間の加熱をすることにより、Ｎ１５ｉｚの固相エピ
タキシャル成長がＳｉ基板１２に接している所からＳ　
ｉ　Ｏｘ膜膜上上膜へと進行し、第５図（、）に示す構
造のＮ１５ｉｚ膜１１を形成した。ここで再度リソグラ
フィーとドライ・エツチング技術とを用い第５図（ｂ）
に示すように５ｉＯｚ膜３上にＮ１５ｉｚｌｌをバター
ニングした。この一部は後の工程のＳｉ同相エピタキシ
ャル成長の種結晶として用い、また一部は最終的に絶縁
物３中の埋め込み配線として用いる。

本実施例ではＮｉとＳｉを同時に蒸着したが、ＮｉとＳ
ｉを交互に蒸着してＮｉとＳｉの多ｍ膜を形成する方法
でもよい。ＮｉとＳｉとは容易に相互拡散するので、熱
処理すればまず速かにＮｉとＳｉが混合し、Ｎｉ、Ｓｉ
の同時蒸着で形成した非晶質Ｎｉ−Ｓｉ化合物と同等と
なる。

この後、化学的気相堆積法（Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｅｒＤｓｐｏｓｌｔｉｏ　；　ＣＶ　Ｄ　）により厚さ
１μｍのＳ　ｉ　Ｏｘｌ！Ｉ３を形成した。マスクを用
いた局所的なエツチングにより素子形成領域の５ｉＯｚ
３を除去して第５図（Ｑ）に示す構造を形成した。基板
表面を超高真空中でスバタツタ・エツチング（Ａｒ、加
速エネルギー：２ｋＶ、入射フラックス；１Ｑ１１ｓ個
／ｃｎ”ｓ）することにより表面クリーニングを行ない
、その後大気に曝す事なく試料をＣＶＤ室に導入し５ｉ
ｚＨａを用いたＣＶＤにより非晶質Ｓｉ膜を厚さ２００
ｎｍはど堆積した（基板温度；４００℃）、この時、Ｂ
ｚＨｅを反応ガスに混ぜる事により、Ｓｉ膜中にＢを軽
くドーピングした。

なお、原料ガスにＳｉＨ４等の他のＳｉ系ガスを用いて
もよい、試料温度を６００℃まで昇温し加熱（５時間）
する事によりＮｉＳｉ２１１を種結晶としたＳｉ同相エ
ピタキシャル成長を生ぜしめ、Ｓｉ膜を単結晶化した。

ついで、イオン打込み（１８０ｋｅｖ、５Ｘ１０五’　
ｒｘ　−”　）により、ＳｉｆｇＬ膜３上および穴の底
部にＡｓを導入した（１５．１６）、試料を９００℃、
３０分間の熱を処理施し、Ａｓを電気的に活性化し、第
５図（ｄ）に示す構造とした。穴底部の不純物導入は、
この方法の他にも、Ｎ１５ｉｚ１１にあらかじめＡｓを
打込んでおき、これをＳｉ膜へのＡｓ拡散源として使う
という方法がある。

その後、熱酸化法によりＳｉ［の表面に５ｉｆｔ膜３を
形成した（第６図）、５ｉｎｓ膜３の厚さはチャネル領
域１３で２５ｎｍ、高不純物濃度領域１５で３５ｎｍで
ある。この厚さの違いは不純物濃度の違いに基づく酸化
速度の違いに起因している。

酸線とのコンタクトを形成する為に穴上部近傍の高不純
物濃度領域２上の５ｉＯｚｌｌを一部除去した。この上
に゛、ＣＶＤ法、リソグラフィー、ドライ・エツチング
技術を駆使して金属配線１４とその上の絶縁膜３を形成
した（第７図）。そして、ＣＶＤ法により、電気的に活
性な不純物を高濃度に含んだ多結晶Ｓｉ４を堆積し、こ
れをリソグラフィーとドライ・エツチングによりバター
ニングしてゲート電極４とした（第１図（ａ））。この
後、必要な配線を行ない、パッシベーション膜を形成し
、縦型トランジスタを完成した。

種結晶として用いる単結晶低抵抗材料にＮ１５ｉｚを用
いたが、他にＣ０８ｉｓ等のＳｉと格子定数の近い低抵
抗材料も同様に用いる事ができる。その他Ｗ、Ｍｏ、Ｔ
ａ等の高融点金属も用いる事ができるが、格子定数がＳ
ｉと一致しないので、エピタキシャル成長前の表面クリ
ーニングをより完壁にする必要がある。その為に、　Ｒ
ＣＡ洗浄後の超高真空中の熱処理温度を高め（〜９００
℃）に設定する。スパッタ・エツチング法をＳｉクリー
ニングにも適用する等を採用する。

［実施例２］本発明により第１図（ｂ）に示した縦型トランジスタを
作製した実施例を以下に述べる。

単結晶Ｓｉ基板１２上に熱酸化法により厚さ２５０ｎｍ
の５ｉＯｚ膜３を形成し、その一部を通常のファトリソ
グラフィーとエツチング技術により除去した。その後、
基板表面をＲＣＡ洗浄し、背圧１０−”Ｐａの超高真空
室内へ導入し、８５０℃、３０分間の熱処理を行なった
。この２工程で基板表面上の汚染が原子的レベルでほぼ
完全に除去される。この基板上に、電子ビーム加熱を用
いた蒸着法により非晶質Ｓｉ膜（３５０ｎｍ）を形成し
た。基板温度は８０℃であった。これを４５０℃、１時
間の熱処理で緻密化し、その後に、電気炉で６００℃の
熱処理を行ない同相エピタキシャル成長させた（第４図
（ａ））。

ここで電気炉を用いたのはスルーブツトが高いからであ
り、他の加熱法でもかまわない、特に超高真空中で行な
う場合は、緻密化用の４５０℃加熱は特に必要でない。

エピタキシャル成長させたＳｉｌに、イオン打込み（Ａ
ｓｈ、加速エネルギー：１８０ｋｅＶ、ドーズ量；　５
　Ｘ　１０　”Ｑｌ−”）およびその後の熱処理（９０
０℃、３０分間）を行なう事により電気的に活性な不純
物の導入を行なった。なお、このイオン打込みは同相エ
ピタキシャル成長の前に行なってもよい、その場合は、
エピタキシャル成長と同時に不純物の電気的活性化が生
じるので、９００℃の熱処理は不要である。この後、実
施例１にて述べたのと同様の工程で、厚さ１．２μｍの
ＳｉＯｔＭ３を堆積し、素子形成領域のＳｉＯｚ３を除
去した第４図（Ｃ）、ついで、ＲＣＡ洗浄と超高真空中
熱処理（８３０℃、３０分間）によりクリーニングし、
ＣＶＤ法により非晶質Ｓｉ膜（厚さ２３０ｎｍ）を堆積
しこれを熱処理（６００℃、６時間）する事により固相
エピタキシャル成長させた第４図（ｄ）、その後、実施
例１にて述べた同様の手法で高不純物濃度領域２の形成
、ゲート酸化膜３の形成、高不純物濃度領域２からの配
線１４の形成、ゲート電極４、パッシベーション＊（図
示省略）の形成を行ない縦型トランジスタを完成した。

なお、実施例１，２のいずれにおいても、非晶質Ｓｉ膜
の堆積にＣＶＤ法、蒸着法のいずれを用いてもよい。こ
れは、この後に述べる他の実施例においても同様である
。

［実施例３］本発明を用いてダイナミック　ランダム　アクセス　メ
モリ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ　：以下ＤＲＡＭ）を作製した実施例を第
５図、第８図を参照して以下に述べる。

単結晶Ｓｉ基板１２上に熱酸化法により厚さ０．５μｍ
の５ｉｎｓ膜３を形成した。その一部を、リソグラフィ
ーとドライ・エツチングを用いた通常の局所エツチング
技術により除去した。この試料を表面をＲＣＡ洗浄およ
び超高真空中加熱（９２０℃、３０分間）によりクリー
ニングした。

同じ真空室内で、基板温度を一１００℃に保ったままＷ
の電子ビーム加熱蒸着を行ない、基板上に非晶質Ｗ膜（
厚さｌｏｏｎｍ）を形成した。これに、４００℃で３０
分間の熱処理を施すことにより、同相エピタキシャル成
長を生ぜしめ、Ｗを基板５ｉ１２に接している所から漸
次５ｉｆｔ膜３上の膜まで単結晶化していった。このよ
うにして第５図（ａ）に示す構造を形成した。

次に１通常の局所エツチング技術を用いる事により、単
結晶Ｗ膜１１を所望の配線パターンに加工した（第５図
（ｂ））。この配線パターンは、第５図（ｂ）の断面図
では孤立してしか見えないがセル間でつながっており、
最終的に、鼻ヤパシタのプレートａｔ４用配線として用
いる。この上に。

ＣＶＤ法で厚さ４μｍのＳｉｎｇ膜３を堆積し。

通常の局所エツチング技術でメモリ・セル形成領域の５
ｉＯｚ３を除去して、第５図（ｃ）に示す構造とした。

その後、スパッタ・エツチングにより試料表面をクリー
ニングし、基板温度を低温（〜４５０℃）に保ってＣＶ
Ｄを行なうことにより、厚さ５０ｎｍの非晶質Ｓｉ膜１
７を堆積した。

この際、ＣｖＤの反応ガス中にＢ＊ＨＩＳを混ぜ、非晶
質Ｓｉ［１７中のＢ濃度を３　Ｘ　１０　”ｅｘａ−”
と高くした。この時の試料構造を第８図（、）に示す。

６００℃の加熱を３時間行なう事により、単結晶Ｗｌｌ
を種結晶とした同相エピタキシャル成長を生ぜしめ、穴
の中の非晶質５ｉ１７を単結晶化した。ここでわかるよ
うに、Ｗを単結晶とした理由は両相エピタキシャル成長
の種結晶として用いる為であり、他の部分は非晶質でも
多結晶であっても特に問題はない、その後、熱酸化法に
より単結晶Ｓｉ膜１８上に厚さ２０ｎｍの５ｉｎｓ膜３
を形成した。

次にレジストを塗布して基板表面を平坦化（第８図（ｂ
））した後、レジストの選択エツチングを行なう事によ
り第８図（Ｑ）の構造を形成した。

穴の中に残ったレジストをマスクに５ｉＯｚ３の選択エ
ツチングを行なった。レジストを除去した後、今度は５
ｉｎｓ膜３をマスクにＳｉ膜１８の選択エツチングを行
ない、第８図（ｄ）に示す構造とした。この後、ＲＣＡ
洗浄と超高真空中熱処理により表面クリーニングを行な
い、ＣＶＤ法により厚さ５０ｎｍの非晶質Ｓｉ膜１７を
堆積した（第８図（ｅ））、この時、反応ガスにＡｓＨ
ａを混ぜ、非晶質Ｓｉ膜１７中にＡｓを３Ｘ１０”３−
８含ませた。ここで６００℃の熱処理を３時間行なう事
により、５ｉＯａ３穴の側壁に残る単結晶Ｓ　ｉ　ｉｌ
ｌ　８の頂上を種結晶とした固相エピタキシャル成長を
おこし、非晶質Ｓｉ膜１７を単結晶化した０次にＣＶＤ
法によりＳｉ窒化１Ｉ５１２０を堆積し、異方性エツチ
ングを行なうことにより、第８図（ｆ）に示すように穴
の側面にのみＳｉ窒化ｓ２０を残した。この手法はサイ
ド・ウオールの形成法としてよく知られている。このサ
イド・つオールをマスクとして、Ａｓを高濃度にドープ
した単結晶Ｓｉ膜１８を熱酸化した。この熱酸化はＡｓ
ドープＳｉ膜と先に形成したＢドープＳｉ膜とを絶縁分
離する事が目的である。

次にレジストの塗布とそれに続く選択エツチングにより
、レジスト１９を穴の途中まで埋め込んだ（第８図（ｇ
））、このレジスト１９をマスクに用い、穴上部の単結
晶Ｓｉ膜１８と５ｉＯｚ３で分離された穴上部の単結晶
Ｓｉ膜２３をエツチングし除去した（第８図（ｈ））、
この時点で。

ＤＲＡＭの記憶保持用キャパシタは基本的には境に完成
している。２枚の高不純物濃度単結晶Ｓｉ膜１８がキャ
パシタ電極を構成し、その間の５ｉＯｚ膜３がキャパシ
タの＋［体を構成している。

次にこれに再度レジストの塗布と選択エツチングを行な
う事により、第８図（ｉ）に示す深さまで穴をレジスト
で埋めた。ここで５ｉＯｚの選択エツチングを軽く行な
う事により、基板表面に形成してあったＳ　ｉ　Ｏｘ　
ｌｌ！ｌｉ　３の穴のふちにおけるオーバーハングを除
去した。

次に、レジストを除去し、ＲＣＡ洗浄と超高真空中熱処
理による表面クリーニングを行なった後、再度、ＣＶＤ
法により厚さ５０ｎｍの非晶質Ｓｉ膜１７を堆積した（
第８図（ｊ））、ここでは、軽くドープされる程度にし
かＢ　ｘ　ＨＩＩを混入してない、その後、６００℃の
加熱を５時間行ない、穴の内壁に残っていたＡｓドープ
単結晶Ｓ１膜を種結晶とした固相エピタキシャル成長を
生ぜしめ、非晶質Ｓｉ膜１７を単結晶化した。

次に、第８図（ｋ）に示すようにイオン打込み２１を行
ない、Ａｓを５　Ｘ　１０１３ｃｍ−”のドーズ量で導
入した。９５０℃、２０分間の熱処理でＡｓを電気的に
活性化すると共に拡散させた。この拡散工程は、素側壁
に残っていたＡｓドープＳｉ膜を拡散源として用、新し
く堆積したＳｉ膜の穴深部の部分（ＡｓドープＳｉ膜と
接している）を高不純物濃度化（低抵抗化）することを
目的としている。この後、ＣＶＤ法により５ｉＯｚを堆
積し。

エッチバックによりそれを平坦化し、５ｉｎｓの選択エ
ツチングを行なう事により第８図（１１）に示す深さま
で５ｉＯｚ２２を埋め込んだ。

ここで、この埋め込み５ｉＯｚ２２は、後に作るトラン
ジスタのゲート電極と既に形成した記憶保持用キャパシ
タとの間の寄生容量を低減する作用を有するもので、寄
生容量を特に気にしない応用の場合には不要である。ま
た、穴が小さく、第８図（ｊ）に示したＳｉ膜１７堆積
の工程で穴が埋まってしまう場合にも、もちろん不要で
ある。

この後、先の実施例で示したトランジスタの形成と同様
に、熱酸化法で用いて堆積Ｓｉ［の表面に５ｉＯｚ膜３
を形成しく第８図（Ω））、基板上部の高不純物濃度領
域１８上のＳ　ｉ　Ｏｘ膜３の一部にコンタクト用の穴
をあけ、金属配線を形成しこれを絶縁被膜し、ゲート電
極をＣＶＤ法により形成した（第８図（ｍ））、これに
より、本発明のＤＲＡＭセルができあがった。なお、埋
め込み５ｉＯｚ２２を作らずにセルをつくった場合の縦
断面図を第８図（ｎ）に示す。

また、記憶保持用キャパシタ下部の配線抵抗が多少大き
くても問題ない場合は、これを単結晶金属にかえて高不
純物濃度単結晶Ｓｉを用いる事もできる。その場合の単
結晶Ｓｉ配線の形成方法は、第１図（ａ）のトランジス
タ（実施例１）に替えて第１図（ｂ）のトランジスタ（
実施例２）を作る際と同じ要領である。即ち、高不純物
濃度Ｓｉの横方向同相エピタキシャル成長を用いれば良
い。

さらに、記憶保持用キャパシタ下部の配線間′のリーク
およびそこへのα線による電荷の注入を問題としない場
合は、この配線を、５ｉＯｚ３に埋め込んだ金属もしく
は高不純物濃度単結晶Ｓｉではなく、第９図に示すよう
なＳｉ基板１２中に形成した高不純物濃度領域２４で形
成しても良い。

また、記憶保持用キャパシタの下部電極の電位が常に同
電位であるＬＳＩにおいては、これを韮不純物濃度Ｓｉ
基板で−まとめに形成する事ができる。

即ち、第１０図に示すように、高不純物濃度単結晶Ｓｉ
基板１８上にＳｉＯｘ膜１３を形成し、セル形成領域に
穴を掘る。これを熱酸化する事により穴中Ｓｉ壁に５ｉ
Ｏｚ膜３を形成する（第１０図（ａ））、この穴にレジ
ストをＳｉ基板１８表面近くまで埋め込み、ＳｉＯｘの
選択エツチングを軽く行なうと、第１０図（ｂ）に示す
構造となる。高不純物濃度Ｓｉ基板１８は記憶保持用キ
ャパシタの下部電極に、Ｓｉ穴中に残った薄いＳ　ｉ　
Ｏｘ膜３はキャパシタの誘電体膜に相当する。

Ｓｉ穴上部にわずかに鱒出したＳｉは、同相エピタキシ
ャル成長の種結晶として用いる６表面クリ−リングを行
ない、以後、第８図（ａ）以降のプロセスを行なえば第
１０図（ｃ）に示すセルが得られる。

なお、ゲート電極配、ＩＩ（ワード線）とソースもしく
はドレイン配ａ（ビット線に相当）を、平面図でみて一
致しないようにレイアウトするならば、いずれの実施例
においても、基板面上の配線１４よりゲート電極４を先
に形成する事も容易である。

第１１図（ａ）　、　　（ｂ）　〜第１４図（ａ）。

（ｂ）に、本発明の実施例の半導体記憶装置のレイアウ
ト例とその断面を示す、各図の（ａ）は平面図、（ｂ）
はそのＡ−Ａ’断面図である。やはり、図（ａ）にレイ
アウト例、図（ｂ）にそれに対応する断面図（Ｂ−Ｂ’
　、　Ｃ−Ｃ’　、　Ｄ−Ｄ’　）を示す、また、第１
１図、第１２図は、いわゆる−交点方式のレイアウト、
第１３図、第１４図は折り返しビット線を考慮したいわ
ゆる二交点方式のレイアウトである。さらに、第１２図
、第１４図のメモリ・アレイはサブ・ミクロンとかなり
微細なレイアウト・ルールで作製したので、フォトリソ
グラフィー工程で角部の丸まり（ラウンディング）がお
きた例である。

なお、実施例では、ｎチャンネル型メモリセルの例につ
いて説明したが、ｐチャンネル型メモリセルであっても
同様の構造が実現できることは言うまでもない。

〔発明の効果〕

本発明の縦型トランジスタおよびメモリ・セルは素子間
絶縁が確実なので、素子間隔を短く（す精度を上げる効
果がある。また、本発明のトランジスタおよびメモリ・
セルは、ソフト・エラーの発生がないので、ＬＳＩの信
頼性を高める効果がある。

本発明は、埋め込み低抵抗配線を用いる事で素子の寄生
抵抗および寄生静電容量を低減しており、この為、素子
ひいてはＬＳＩの動作速度の向上に大いに効果を奏する
。

本発明の配線材料を種結晶としたエピタキシャル成長法
は、種結晶領域を特に設ける必要がないので、基板表面
の面積利用率が高く、このため、ＬＳＩの集積度向上に
効果がある。

本発明の、シリサイドや金属の横方向エピタキシャル成
長は、非晶質絶縁物中への単結晶金属（シリサイド）の
埋め込みを可能とし、これにより、上記の縦型トランジ
スタ、配線機造の実現を可能とする０本発明の低抵抗材
料を種結晶としたエピタキシャル成長は、配線の上に能
動素子・メモリ用単結晶を形成する事を可能にし、これ
により、上記のトランジスタ、メモリ・セル、配線構造
を実現する効果を有する。

【図面の簡単な説明】

第１図および第４図〜第１０図は本発明の実施例の縦断
面図、第２図は従来技術例の縦断面図、第３図は従来技
術の問題点を概念的に示すための縦型トランジスタの縦
断面図である。第１１図〜第１４図は本発明の実施例の
平面図（セルおよび配線のレイアウト）とそれに対応す
る縦断面図である。１・・・単結晶Ｓｉ、２・・・高不純物濃度領域、３・
・・５ｉＯｚ、４・・・ゲート電極、５・・・空乏層端
に相当する等電位線、６・・・電荷移動、７・・・α粒
子の軌跡。８・・・α線による発生した電荷の注入、９・・・等電
位線、１０・・・シードとして用いるエピタキシャル成
長Ｓｉ、１１・・・単結晶金属、１２・・・単結晶Ｓｉ
基板、１３・・・チャネル領域、１４・・・低抵抗材料
による配線、１５・・・穴上部付近の高不純物濃度領域
、１６・・・穴底部付近の高不純物濃度領域、１７・・
・非晶質Ｓｉ、１８・・・高不純物濃度Ｓｉ、１９・・
・レジスト、２０・・・Ｓｉ窒化物、２１・・・イオン
打込み、２２・・・埋め込みＳｉ膜ス２３・・・穴上部に残ったＳｉ膜。２４・・・Ｓｉ基板中の高不純物濃度領域、２５・・・
メモリー　セル。葛図第図あ図Ｃｂ）罵図（ｄ）葛図（ｂ）纂図（υ 葛回（ｄ）晃図（ｄ、ン遁団（ｂ〕篤図第図／１１ｔ）冨図（Ｃ）／／、／４ｂ ■ 図（ａ）Ｈ，／４隻図（ｂ）＋１．／４第図（Ｃ）冨図（（１）／／、　／４ ■ 図（！１）篤図（Ｉｌ）冨図（ｅ、）第図（ナノＩｌ、　／４ ■ 図（ｊ）冨図（Ｊ）冨凹（ｋン１１．１４− 葛図（ツノ葛図嶌ｌρ 図（Ｃ） ■ ／ρ 図（ａ）第図冨図第Ｚ図猶図

Claims

【特許請求の範囲】１、絶縁物中に埋め込まれた金属もしくは金属・半導体
化合物等の低抵抗単結晶材料に、ソースもしくはドレイ
ンの少なくとも一方が接していることを特徴とする半導
体装置。２、請求項第１項記載の半導体装置において、半導体装
置そのものも絶縁物中に埋め込まれていることを特徴と
する半導体装置。３、絶縁物中に埋め込まれた単結晶金属あるいは単結晶
金属・半導体化合物等の低抵抗単結晶材料を配線として
用いることを特徴とする半導体装置。４、単結晶基板上に絶縁膜を形成する工程と、絶縁膜に
１個もしくは複数個の開口部を形成する工程と、その上
に非晶質の金属もしくは金属・半導体化合物を堆積し熱
処理する事によりこれを単結晶化する工程より成る事を
特徴とする半導体装置の製造方法。５、請求項第４項記載の製造方法により形成した単結晶
低抵抗材料を配線として用い、その一部を種結晶として
用いることを特徴とするエピタキシャル成長法。６、絶縁物中に埋め込まれたスイッチング素子および静
電容量素子からなる事を特徴とするメモリ・セル。７、請求項第６項記載のメモリ・セルにおいて、静電容
量素子も絶縁物中に埋め込まれていることを特徴とする
メモリ・セル。