CN103367309B - 具有控制电极的穿硅通孔与其制作方法 - Google Patents

Abstract

本发明公开了一种具有控制电路的穿硅通孔，包含一基底，一导电电极，一垂直晶体管以及一导电层。其中导电电极贯穿所述基底。垂直晶体管包含一源极、一通道以及一漏极设置于所述导电电极上，通道设置于所述源极与所述漏极之间；一栅极设置于所述基底中；以及一栅极介电层设置于所述通道与所述栅极之间。导电层设置于所述垂直晶体管的所述漏极上。

Description

具有控制电极的穿硅通孔与其制作方法

技术领域

本发明涉及了一种穿硅通孔与其制作方法，特别来说，是涉及了一种具有控制电极的穿硅通孔与其制作方法。

背景技术

在现代的资讯社会中，由集成电路(integratedcircuit，IC)所构成的微处理系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通讯设备、个人计算机等，都有集成电路的使用。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。

一般所称集成电路，是通过现有半导体工艺中所生产的晶粒(die)而形成。制造晶粒的过程，是由生产一晶圆(wafer)开始：首先，在一片晶圆上区分出多个区域，并在每个区域上，通过各种半导体工艺如沉积、光刻、蚀刻或平坦化工艺，以形成各种所需的电路路线，接着，再对晶圆上的各个区域进行切割而成各个晶粒，并加以封装成芯片(chip)，最后再将芯片电连至一电路板，如一印刷电路板(printedcircuitboard，PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。

为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体组件，相关厂商开发出许多半导体芯片的堆叠技术，包括了覆晶封装(Flip-Chip)技术、多芯片封装(Multi-chipPackage，MCP)技术、封装堆迭(PackageonPackage，PoP)技术、封装内藏封装体(PackageinPackage，PiP)技术等，都可以通过芯片或封装体间彼此的堆叠来增加单位体积内半导体组件的集成度。近年来又发展一种称为穿硅通孔(Throughsiliconvia，TSV)的技术，可促进在封装体中各芯片间的内部连结(interconnect)，以将堆叠效率进一步往上提升。

请参考图1与图2，所示为现有技术中多个芯片堆叠的示意图。如图1所示，在现有的存储器技艺中，常使用多个相同的芯片堆叠来达成积集化的功效。图1的芯片100与芯片102大体上具有相同的结构，举例来说，芯片100具有穿硅通孔104而芯片102具有穿硅通孔106。通过穿硅通孔104与106，可以上下电性连接芯片100与芯片102，以达到立体化堆叠的效果。然而，由于芯片100与芯片102具有相同的结构，因此无形中也会限制了电路设计的弹性。为了改善前述的问题，现有技术中使用了另外一种堆叠结构。如图2所示，芯片200与芯片202根据堆迭结构以及电路设计的不同，可以具有不同的结构。这样的设计虽然有助于电路的设计，但是却也增加了每个芯片制作工艺的复杂度。

因此，还需要一种设计良好的芯片结构，可以简化整体电路堆叠设计，也可以具有更加的电路设计弹性。

发明内容

本发明于是提供一种具有控制电路的导电电极，以解决上述问题。

根据本发明的一个实施方式，本发明是提供了一种具有控制电路的穿硅通孔，其特征在于包含一基底，一导电电极，一垂直晶体管以及一导电层。其中导电电极其贯穿所述基底。垂直晶体管包含一源极、一通道以及一漏极设置于所述导电电极上，通道设置于所述源极与所述漏极之间；一栅极设置于所述基底中；以及一栅极介电层设置于所述通道与所述栅极之间。导电层，设置于所述垂直晶体管的所述漏极上。

根据本发明另一实施方式，本发明是提供了一种形成具有控制电路的穿硅通孔的方法。首先提供一基底，接着在基底上形成导电电极以及绝缘层，其中绝缘层包围导电电极。然后移除部份的导电电极以形成一凹槽。接着在凹槽中形成一多晶硅层以及一导电层，最后进行一离子注入工艺以在多晶硅层的中间部位以及相邻于多晶硅层的所述中间部位的所述基底中形成一掺杂区。

附图说明

图1与图2，所示为现有技术中多个芯片堆叠的示意图。

图3至图9，所示为本发明具有控制电路的穿硅通孔的制作方法的步骤示意图。

图10，所示为本发明具有控制电路的穿硅通孔的芯片堆叠后的示意图。

其中，附图标记说明如下：

100芯片316掺杂多晶硅层

102芯片316a上部掺杂多晶硅层

104穿硅通孔316b中部掺杂多晶硅层

106穿硅通孔316c下部掺杂多晶硅层

200芯片318导电层

202芯片320掺杂区

300基底322第三表面

302第一表面324栅极

304第二表面326栅极介电层

306栅极接触328源极

308介电层330漏极

310绝缘层332通道

312导电层334垂直晶体管

313导电电极400芯片

314凹槽402芯片

具体实施方式

为使本发明所属技术领域的技术人员能进一步了解本发明，以下的说明举出了本发明几个优选实施方式，并配合附图与说明，以详细说明本发明的内容及所欲实现的效果。

请参考图3至图9，所示为本发明具有控制电路的穿硅通孔的制作方法的步骤示意图。如图3所示，首先提供一基底300，例如是硅基底(siliconsubstrate)、外延硅基底(epitaxialsiliconsubstrate)、硅锗半导体基底(silicongermaniumsubstrate)、碳化硅基底(siliconcarbidesubstrate)或硅覆绝缘(silicon-on-insulator，SOI)。基底300具有一第一表面302以及一第二表面304。第一表面302例如是基底300的有源面(activesurface)，而第二表面304例如是基底300的背面(backsurface)。接着，在基底300的第一表面302上形成至少一栅极接触(gatecontact)306以及一介电层308覆盖在栅极接触306上。于本发明的一个实施例中，栅极接触306与介电层308是通过形成金属内连线系统的方式形成，例如是使用单镶嵌或双镶嵌工艺来形成，此为本领域技术人员所公知的，在此不加以赘述。

如图4所示，在基底300第一表面302的一侧上形成一导电层312以及一绝缘层310，其中导电层312优选会埋入在基底300中，且绝缘层310会包覆在导电层312的表面。举例来说，可以先在基底300第一表面302的一侧上进行光刻蚀刻工艺，以形成一开孔(未示于图4)，开孔306的孔径约5至10微米，而深度约为50至100微米，但并不以此为限。接着在基底300上依次形成一绝缘层以及一导电层(图未示)以填满开孔。最后，再进行一平坦化工艺，例如是一化学机械抛光(chemicalmechanicalpolish，CMP)工艺，以移除开孔以外的绝缘层以及导电层。如此一来，即可在开孔中形成如图4中导电电极312以及绝缘层310的结构。

如图5所示，将导电层312进一步回蚀刻至一预定深度，以在基底300的第一表面302上形成一沟渠314。于本发明优选实施例中，沟渠314的深度会大于介电层308的厚度，也就是说，沟渠314会向下超过基底300的第一表面302。

如图6所示，接着在沟渠314中填入一掺杂多晶硅层316，例如是一具有P导电型掺质的多晶硅层。于本发明优选实施例中，掺杂多晶硅层316的顶面会高过于基底300的第一表面302，但是优选来说并不会超过介电层308的表面，也就是说，掺杂多晶硅层316会上下跨过于基底300的第一表面。

如图7所示，接着在沟渠314的掺杂多晶硅层316上方填入一导电层318。优选来说，导电层318会完全填满沟渠314，并且导电层318的顶面会与介电层318齐平。形成导电层318的方法例如是物理气象沉积或是电镀等方式，并还可以包含一平坦化工艺。

如图8所示，接着在第一表面302一侧基底300中形成至少一掺杂区320，例如是一N导电型掺杂区。其中掺杂区320会形成在栅极接触306下方的基底300中，以及掺杂多晶硅层316的中间部位，以将掺杂多晶硅层316分为上中下三个部位，即上部掺杂多晶硅层316a、中部掺杂多晶硅层316b与下部掺杂多晶硅层316c，其中上部掺杂多晶硅层316a与下部掺杂多晶硅层316c是具有P导电型掺质，而中部掺杂多晶硅层316b则是具有N导电型掺杂区。

如图9所示，最后对基底300的第二表面304进行一薄化工艺，以将导电层312暴露出来，此时，基底300第二表面304的一侧形成了第三表面320，而导电层312也形成了导电电极313的结构，且矽貫穿電極313贯穿了基底300的第一表面302与第三表面320。

通过上述的步骤，即可完成本发明具有控制电路的穿硅通孔的制作。如图9所示，本发明的控制电路例如是一垂直晶体管334，此垂直晶体管334具有一栅极324(也就是掺杂区320)、一栅极介电层326(也就是绝缘层310)、一源极328(也就是下部掺杂多晶硅层316c)、一漏极330(也就是上部掺杂多晶硅层316a)以及一通道332(也就是中部掺杂多晶硅层316b)。其中源极328、通道332以及漏极330设置于导电电极313上，通道332设置于源极328与漏极330之间。栅极324设置于基底300中，并包围通道332。栅极介电层326设置于通道332与栅极324之间。导电层318则设置于垂直晶体管的漏极330上。通过对栅极接触306的控制，例如对栅极接触306施加适当的电压，可导通栅极324，使得源极328、通道332与漏极330呈现开启的状态，也就是说，导电电极313、源极328、通道332、漏极330与导电层318上下都可以呈现电连接而接通的情况；而若栅极324没有导通、则导电电极313与导电层318上下则不会有导通的情况。

通过在导电电极上形成控制电路(即，垂直晶体管334)的方式，可以控制导电电极313的讯号是否开启。在此需注意的是，前述垂直晶体管334仅为控制电路的其中一个实施方式，本发明的控制电路亦可能具有其他的态样，例如熔丝(e-fuse)的方式来控制导电电极313的开关，其视芯片的电路设计来加以调整。

请参考图10，所示为本发明具有控制电路的穿硅通孔的芯片堆叠后的示意图。如图10所示，芯片400与芯片402大体上具有相同的结构，且都具有图9中具有垂直晶体管334的导电电极313。通过在导电电极313上设置有控制电路的方式，可以方便各芯片之间进行立体的堆迭，并且可以利用控制电路来开启或关闭穿硅通孔的电流讯号。如此一来，即可通过相同的结构，而利用外接的讯号来各自控制穿硅通孔，可以可以简化整体电路堆叠设计，也可以具有更加的电路设计弹性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种具有控制电路的穿硅通孔，其特征在于，包含：

基底；

导电电极，其贯穿所述基底；

垂直晶体管，包含：

一源极、一通道以及一漏极设置于所述导电电极上，通道设置于所述源极与所述漏极之间；

一栅极设置于所述基底中，并包围所述通道，其中所述栅极包含掺杂区；以及

一栅极介电层设置于所述通道与所述栅极之间；

栅极接触，设置在所述基底中的所述栅极上；以及

导电层，设置于所述垂直晶体管的所述漏极上。

2.根据权利要求1的具有控制电路的穿硅通孔，其特征在于所述源极与所述漏极包含掺杂多晶硅。

3.一种形成具有控制电路的穿硅通孔的方法，其特征在于包括：

提供一基底；

在所述基底上形成导电电极以及绝缘层，其中所述绝缘层包围所述导电电极；

移除部份的所述导电电极以形成一凹槽；

在所述凹槽中形成一多晶硅层以及一导电层；以及

在多晶硅层的中间部位，以及相邻于多晶硅层的所述中间部位的所述基底中形成一掺杂区。

4.根据权利要求3的形成具有控制电路的穿硅通孔的方法，其特征在于所述凹槽的底部低于所述基底。

5.根据权利要求3的形成具有控制电路的穿硅通孔的方法，其特征在于所述多晶硅层的高度高于所述基底。

6.根据权利要求3的形成具有控制电路的穿硅通孔的方法，其特征在于所述掺杂区层包含P导电型掺质。

7.根据权利要求3的形成具有控制电路的穿硅通孔的方法，其特征在于所述掺杂区包含N导电型掺质。