KR100437586B1 - 수직 게이트 트랜지스터, 그 제조와 동작 방법 및 집적 회로 - Google Patents
수직 게이트 트랜지스터, 그 제조와 동작 방법 및 집적 회로 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 웨이퍼 기판상에 형성되는 VRG(Vertical Replacement Gate) 구조를 제공한다. 이 VRG 구조는 반도체 웨이퍼 기판에 배치된 제 1 소스/드레인 영역, 제 1 소스/드레인 영역에 인접하게 배치된 전도층, 제 2 소스/드레인 영역 및 전도 채널을 갖는데, 이 전도 채널은 제 1 소스/드레인 영역으로부터 제 2 소스/드레인 영역으로 확장된다. 전도층은 제 1 소스/드레인 영역으로의 전기적 접속을 제공한다. 제 1 소스/드레인 영역으로의 전도층의 판 저항(sheet resistance)은 약 50Ω/면적(square) 미만이거나 약 20Ω/면적 미만일 수 있는 낮은 판 저항을 가질 수 있다.
Description
본 발명은 일반적으로 반도체 장치와 그 제조 방법에 관한 것으로, 구체적으로 전도층이 소스/드레인 영역(source/drain region)에 인접한 수직 교대 게이트(Vertical Replacement Gate : VRG) MOSFET 및 그 제조 방법에 관한 것이다.
반도체 산업에서는 지속적으로 반도체 장치의 성능을 개선하는 것에 관심을 기울여 왔다. 그에 따라, 장치 사이즈를 줄이고 성능을 개선시키는 것이 바람직한 제조 목표로 되어 왔다. 집적 회로(IC)내의 게이트처럼 반도체 장치내의 장치 치수가 지속적으로 작아지기 때문에, 이 게이트를 형성하기 위한 방법은 감소되는 장치를 효과적으로 달성하도록 적응되어 왔다. 그러나, 이러한 제조시, 작아진 장치를 제조하는데 현재 사용되는 리소그래피 프로세스(lithographic processes)에 특히 제약이 있었다. 사실, 현재의 리소그래피 프로세스는 장치를 필요한 최소 사이즈로 정확히 제조할 수 없다. 또한, 이것은 현재까지 반도체 산업이 해결할 수 없는 취약점이다.
현재의 반도체 제조 리소그래피 프로세스의 제약 때문에, 그리고 소형 장치를 제조하기 위한 바램때문에 반도체 산업에서는 VRG 트랜지스터 구조를 개발하였다. VRG 트랜지스터 구조는 각각의 개별적인 장치 소자를 기능적으로 리소그래피의 제약내에 유지하되, 장치를 반도체 웨이퍼상에 수평보다는 수직으로 형성함으로써 전술한 리소그래피 프로세스와 연관된 제약을 피한다. 이것은 전술한 리소그래피적 제약없이 반도체 웨이퍼의 전체적인 장치 성능을 증가시킨다. 그러나, 불행하게도 이러한 VRG 구조는 흔히 VRG 구조와 연관된 높은 판 저항(sheet resistance)을 갖는다. 현재로는, 높은 선량 주입(high dose implant)(1E15)이 VRG 구조의 드레인을 형성하는데 사용된다. 전형적으로, 주입은 약 50Ω/면적(square)의 판 저항을 발생시킨다. 그러나, 이 상대적으로 높은 드레인 판 저항은 장치의 정적 및 고 주파수 성능을 크게 둔화시키는데, 이는 VRG 구조에서 드레인 확장부로부터 드레인 금속 접촉까지의 큰 전도 거리 때문이다. 장치의 둔화는 바람직하지 않게 장치 속도를 둔화시킨다. 반도체 제조 산업에서는 높은 선량 주입을 1E15보다 큰 양으로 증가시키려 하였다. 그러나 극도로 높은 선량 주입으로 인해 드레인내에서의 활성화 문제에 직면하게 되었다.
따라서, 본 분야에서는 감소된 장치 사이즈와 증가된 패킹(packing) 밀도를 유지하되, 종래에 직면했던 장치 속도의 저속화를 피하는데 사용될 수 있는 수직 교대 게이트(VRG) MOSFET가 필요하다. 본 발명은 이러한 요구를 해결한다.
전술한 종래의 결점을 해결하기 위해, 본 발명은 반도체 웨이퍼 기판상에 형성되는 VRG 구조를 제공한다. VRG 구조는 반도체 웨이퍼 기판내에 배치된 제 1 소스/드레인 영역, 제 1 소스/드레인 영역에 인접하게 배치된 전도층, 제 2 소스/드레인 영역 및 전도 채널을 갖는데, 이 전도 채널은 제 1 소스/드레인 영역으로부터 제 2 소스/드레인 영역으로 확장된다. 전도층은 소스/드레인 영역에 전기적 접속을 제공한다. 바람직한 실시예에 있어서, 전도층은 제 1 소스/드레인 영역에 대해 약 50Ω/면적 미만일 수 있는, 바람직하기로는 약 20Ω/면적 미만일 수 있는 판 저항을 가진다. 다른 실시예에 있어서, VRG 구조는 또한 전도층 위에 배치되는 게이트를 포함하고, 제 2 소스/드레인 영역이 게이트와 전도층에 인접하게 배치된다. 또다른 하나의 실시예에 있어서, 전도 채널은 제 1 소스/드레인 영역 확장부(extension)와 제 2 소스/드레인 영역 확장부를 갖는다.
따라서, 일 측면에 있어서 본 발명은 소스/드레인 영역에 전기적으로 연결된 전도층을 갖는 VRG 구조를 제공하는데, 전도층은 VRG 구조가 고속이며 효율적인 방식으로 동작되도록 하는 전기적 접속을 이 소스/드레인 영역에 제공한다.
본 발명의 바람직한 특징 및 다른 특징을 다소 넓게 전술하였는데, 이는 당업자들이 후술할 본 발명의 상세한 설명을 더욱 잘 이해할 수 있게 하기 위함이다. 본 발명의 청구 대상들을 이루는 본 발명의 추가적인 특징을 아래에서 설명하겠다. 당업자라면 본 발명의 목적과 동일한 목적을 수행하기 위해 본 명세서에 개시된 개념 및 특정한 실시예를 이용하여, 용이하게 다른 구조를 설계하거나 수정할 수 있음을 이해해야 한다. 당업자라면 또한 그러한 등가의 구현이 본 발명의 사상과 범주를 벗어나지 않는 다는 것을 이해해야 한다.
본 발명의 완전한 이해를 위해, 첨부한 도면과 함께 다음의 상세한 설명을 참조하기 바란다.
도 1a는 초기 제조 단계 동안에 본 발명에 의한 VRG 구조의 부분 단면도,
도 1b는 도 1a에 도시된 VRG 구조 위에 추가 절연층이 형성된 구조의 부분 단면도,
도 2는 도 1b의 VRG 구조내에 트렌치가 형성된 부분 단면도,
도 3은 전도층내에 등방성 에칭이 수행된 VRG 구조의 부분 단면도,
도 4는 리세스를 포함하여 제 4 유전체층을 피복하고 트렌치를 채우는 얇은 공형(conformal) 산화물층의 부분 단면도,
도 5는 산화물층의 제거 후에 리세스내의 유전체 영역의 부분 단면도,
도 6은 본 발명의 하나의 실시예에 따른 완성된 VRG 구조의 부분 단면도,
도 7은 종래의 트랜지스터와 도 6에 도시된 완성된 VRG 구조를 포함하는 집적 회로의 부분 단면도.
도면의 주요 부분에 대한 부호의 설명
100, 600 : VRG 구조 105 : 반도체 기판
110 : 제 1 소스/드레인 영역 120 : 전도층
130 : 제 1 유전체층 140 : 제 1 절연층
150 : 제 2 유전체층 160 : 유전체층
170 : 제 3 유전체층 180 : 제 2 절연층
190 : 제 4 유전체층 210 : 트렌치
310 : 리세스 410 : 공형 산화물층
510 : 유전체 영역 605 : 전도 채널
610 : 게이트 620 : 게이트 유전체
625 : 제 1 소스/드레인 영역 확장부
628 : 제 2 소스/드레인 영역 확장부
650 : 제 2 소스/드레인 영역 680 : 전류
670 : 캡핑 유전체층 700 : 집적 회로
710 : 트랜지스터 720 : 소스
730 : 드레인
740, 745, 750, 755 : 상호접속
도 1a를 먼저 참조하면, 제조의 초기 단계 동안의 본 발명의 VRG 구조(100)가 도시되어 있다. 이 특정한 도시에 있어서, 제 1 또는 하부 소스/드레인 영역(110)이 반도체 기판(105)에 통상적으로 형성된다. 본 출원의 목적을 위한 반도체 기판은 반도체 웨이퍼 자체가 기판일 수 있으며, 또한 반도체 웨이퍼상에 증착된 임의의 물질의 기판을 포함할 수 있다. 도시된 실시예에 있어서, 제 1 소스/드레인 영역(110)은 n-타입 도펀트(dopant) 같은 높은 선량 도펀트로 주입되어진 실리콘을 포함한다. 그러나, 당업자라면 제 1 소스/드레인 영역(110)이 상이한 양의 가변 주입으로 주입될 수 있는 다른 물질을 포함할 수 있음을 명확히 알 것이다.
통상적으로 전도층(120)은 제 1 소스/드레인 영역(110)에 인접하게 형성되며, 제 1 소스/드레인 영역(110)상에 형성되는 것이 보다 바람직하다. 도시된 실시예에 있어서, 전도층(120)은 제 1 소스/드레인 영역상에 형성된다. 바람직하게, 전도 물질은 금속을 포함하며, 보다 바람직하기로는 텅스텐 실리사이드(tungsten silicide)(WSi) 같은 금속 실리사이드를 포함한다. 그러나, 다른 실시예에서 전도층(120)은 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TSi2) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 당업자라면 본 발명에 적합한 임의의 다른 낮은 판 저항 전도 물질(즉, 약 50Ω/면적 미만의, 바람직하기로는 약 20Ω/면적 미만의 저항을 가진 물질)이 전도층(120)으로 사용될 수 있음을 알 것이다.
제 1 유전체층(130)은 통상적으로 전도층(120)상에 증착된다. 제 1 유전체층(130)은 질화물이 바람직한데, 당업자라면 다른 공지된 유전체 물질로 제 1 유전체층(130)을 구성할 수 있다는 것을 알 것이다. 물리적 기상 증착(Physical Vapor Deposition : PVD)과 화학적 기상 증착(Chemical Vapor Deposition : CVD)을 포함하는 종래의 증착 방법을 이용하여, 기판(105), 제 1 소스/드레인 영역(110), 전도층(120) 및 제 1 유전체층(130)을 형성할 수 있다.
이제 도 1b를 참조하면, 도 1a에 도시된 부분적으로 형성된 VRG 구조(100) 위에 추가층이 형성된 구조가 도시된다. 제 1 절연층(140)은 통상적으로 제 1 유전체층(130)상에 증착되며, 이어서 제 2 유전체층(150)이 통상적으로 증착된다. 도시된 실시예에 있어서, 제 1 절연층(140)은 포스포실리케이트 유리(PhosphoSilicate Glass : PSG)를 포함하지만, 다른 유사한 절연 물질이 사용될 수도 있다. 제 2 유전체층(150)의 통상적인 증착에 이어서, 테트라-에틸-오르토-실리케이트(Tetra-Ethyl-Ortho-Silicate : TEOS)층 같은 다른 유전체층(160), 제 3 유전체층(170), 제 2 절연층(180) 및 제 4 유전체층(190)이 증착된다. 전술한 바와 같이, 모든 층(130, 140, 150, 160, 170, 180 및 190)은 종래의 PVD와 CVD 프로세스 또는 당업자에게 공지된 임의의 다른 증착 프로세스를 사용하여 증착될 수 있다. 도시된 실시예에 있어서, 유전체층(130, 150, 170 및 190)은 질화물층이 바람직하다. 그러나, 다른 유전체 물질이 또한 사용될 수 있다. 전술한 다양한 절연 또는 유전체층의 시퀀스(sequence)는 바람직한 실시예에 따른 것이다. 그러나, 다른 실시예에서는 후술하는 바와 같이 VRG에 대한 전도 채널을 형성하기에 충분한 다른 계층화 또는 비 계층화 구조(layered or non-layered structures)를 포함할 수 있다는 것을 이해해야 한다.
도 2는 도 1b에 도시된 VRG 구조(100)내에 트렌치(trench : 210)가 형성된 구조를 도시한다. 이를 위해, 통상적으로 트렌치(210)를 형성할 부분을 노출시키기 위해, VRG 구조(100)를 통상적으로 포토레지스트로 패터닝한다. 그 후 VRG 구조(100)의 노출된 부분에 통상의 트렌치 에칭을 수행하여 도시된 트렌치(210)를 형성한다. 도시된 실시예에 있어서, 트렌치(210)는 제 1 소스/드레인 영역(110)내의 일부까지 형성된다. 당업자라면 전술한 트렌치 형성 프로세스를 잘 알 것이다.
도 3을 참조하면, 트렌치(210)가 형성되면, 전도층(120)내에 리세스(310)를 생성하기 위해 트렌치(210)내에 등방성 에칭(isotropic etch)이 수행된다. 전술한 바와 같이, 전도층(120)은 다양한 전도 물질을 포함할 수 있다. 이 경우에, 당업자라면 이 물질에 대해 적합한 에칭 화학물(chemistry)을 선택하는 방법을 알 것이다. 예를 들어, 전도층(120)이 WSi라면, WSi 에칭 화학물이 선택될 것이다.
리세스(310)의 생성에 이어서, VRG 구조(100)에는 도 4에 도시된 바와 같이 얇은 공형 산화물층(thin conformal oxide layer : 410)이 형성된다. 도시된 바와 같이 얇은 공형 산화물층(410)은 제 4 유전체층(190)을 피복하고 리세스(310)를 포함하여 트렌치(210)의 측벽에 증착된다. 당업자라면 얇은 공형 산화물층(410)이 원하는 특성을 제공하는 임의의 산화물 물질을 포함할 수 있음을 알 것이다.
이제 도 5를 참조하면, 산화물층(410)의 공형 증착 후에 VRG 구조(100)에 이방성 에칭이 수행되어 리세스(310)내에 유전체 영역(510)을 남긴다. 도시된 실시예에 있어서, 유전체 영역(510)은 실리콘 이산화물(SiO2)을 포함하지만, 당업자라면 다른 물질이 사용될 수 있음을 알 것이다. 또한, 유전체 영역(510)은 도핑(doped)되거나 도핑되지 않을 수 있다.
이제 도 6을 참조하면, 도 5에 도시된 VRG 구조(100)의 트렌치(210)(도 2)에 종래의 선택적 에피텍셜 성장(selective epitaxial growth)을 수행하여, 바람직하기로는 도핑되거나 도핑되지 않은 실리콘을 포함하는 전도 채널(605)을 형성한다. 전도 채널(605)은 제 1 소스/드레인 영역(110)을 제 2 소스/드레인 영역(650)과 연결한다. 그 후 전도 채널(605)의 노출 부위에 표준 VRG-MOSFET 프로세스가 수행되어, 도 6에 도시된 본 발명의 VRG 구조(600)를 완성시킨다.
완성된 VRG 구조(600)는 전도층(120) 위에 배치되지만, 전도층(120)과는 이격된 게이트(610)를 포함하는데, 이 게이트(610) 위에는 제 3 유전체층(170)이 증착된다. 완성된 VRG 구조(600)는 또한 제 3 유전체층(170)상에 증착된 제 2 절연층(180), 이 제 2 절연층(180), 게이트(610) 및 전도층(120)상에 증착된 제 4 유전체층(190), 및 채널(605), 게이트(610) 및 전도층(120)상에 증착된 제 2 소스/드레인 영역(650)을 포함한다. 완성된 VRG 구조(600)는 또한 게이트(610)와 전도 채널(605) 사이에 배치되고 통상적으로 제 1 소스/드레인 영역 확장부(625)와 제 2 소스/드레인 영역 확장부(628) 사이에 형성되는 게이트 유전체(620)를 갖는다. 당업자라면 제 1 소스/드레인 영역 확장부(625)와 제 2 소스/드레인 영역 확장부(628)가 고체 소스 확산(solid source diffusion)에 의해 형성됨을 알 것이다. 유전체 스페이서(spacers : 660)와 캡핑(capping) 유전체층(670) 모두는 질화물이 바람직하며, 또한 통상적으로 VRG 구조(600)를 완성시키기 위해 형성된다. 도 6의 게이트(610)에는 전압이 게이트(610)에 인가될 수 있도록 하는 게이트 접촉이 도시되지 않았지만, 당업자라면 전압을 게이트(610)에 인가하는 방법을 알 것이다.
화살표(680)는 전압이 게이트(610)에 인가될 때 제 1 소스/드레인 영역의 접촉부와 제 2 소스/드레인 영역의 접촉부 사이의 전류 이동의 경로를 나타낸다. 전술한 바와 같이, 도시된 실시예의 전도층(120)은 낮은 판 저항을 갖는 전기적 경로를 제 1 소스/드레인 영역(110)에 제공한다. WSi를 이용하는 실시예에 있어서, 전도층(120)은 약 20Ω/면적의 판 저항을 갖는데, 이는 종래의 VRG 구조의 (약 50Ω/면적의) 높은 선량 n-타입 주입 드레인(high dose n-type implanted drain)의 판 저항보다 낮은 약 절반 정도의 크기이다. 그 경우에, 전류(680)는 최소 저항의 경로를 취하는데, 이는 전류가 유전체 영역(510)에 도달할 때까지 전도층(120)을 통해 이동하고, 제 1 소스/드레인 영역(110)으로 내려와서 유전체 영역(510)을 우회하여 전도 채널(605) 위쪽으로 이동함으로써 이루어진다. 전류(680)는 제 1 유전체층(130) 때문에 유전체 영역(510)에 직면할 때 위로 이동할 수 없다. 제 1 유전체층(130)은 전술한 층들로부터의 전류를 격리시키고 이 층들 사이의 응력을 제거(stress relief)한다. 유전체 영역(510)이 없다면, 전도층(120)/전도 채널(605) 인터페이스가 어긋나서, 전도층(120)과 전도 채널(605) 사이의 전기적 인터페이스가 열악해질 것이다. 전기적 인터페이스가 열악해지면, 장치 속도 또한 상당히 저하된다.
전술한 바와 같이, 전도층은 또한 약 10Ω/면적의 판 저항을 갖는 CoSi2, TiSi2및 TiN을 포함할 수 있다. 따라서, 낮은 판 저항 전도 금속의 사용과 무관하게 낮은 판 저항 전도층(120)은 제 1 소스/드레인 판 저항을 감소시켜서, 결국 높은 전류 유도(Ion)를 발생시킨다. 결과적으로 이것은 장치 속도를 줄이지 않고 성능을 개선하는 이점을 반도체 제조 산업에 제공한다.
도 6에 이어서, 간단히 도 7을 참조하면, 종래의 집적 회로(700)내에 배치된 완성된 VRG 구조(600)가 도시되어 있다. 다른 실시예에서 집적 회로(700)는 CMOS 트랜지스터 같은 종래의 횡방향 트랜지스터(lateral transistor : 710)를 포함할 수 있다. 트랜지스터(710)는 소스(720)와 드레인(730)을 갖는다. 집적 회로(700)는 또한 레벨간 유전체층(interlevel dielectric layers : 760)내에 통상적으로 형성된 상호접속(740, 745, 750, 755)을 포함하며, 그 상호 접속(740, 745, 750, 755)은 집적 회로(700)를 형성하기 위해 트랜지스터(710) 및 VRG 구조(600)를 상호 접속시킨다. 당업자라면 다수의 VRG 구조(600)와 트랜지스터(710)가 완성된 집적 회로(700)내에 배치될 수 있음을 알 것이다. 또한, 종래의 트랜지스터(710)를 가짐으로써, VRG 구조(600)는 제 2 소스/드레인 영역(650), 게이트(610) 및 전도층(120) 사이에 바이어스 전압을 제공하여 VRG 구조(600)가 동작된다. 전압은 상호접속(740)을 통해 전도층(120)에 인가되고 상호접속(745)을 통해 제 2 소스/드레인 영역(650)에 인가되며 상호접속(750)을 통해 게이트에 인가된다. 동작 동안에, 전류(680)는 전도층(120)을 지나 유전체 영역(510)까지 흐른다. 유전체 영역(510)은 전류 흐름의 장벽으로 작용하며, 적어도 전류(680)의 일부가 제 1 소스/드레인 영역(110)으로 전환되게 한다. 전류(680)는 전도 채널(605)을 횡단하여 제 2 소스/드레인 영역(650)까지 진행하여 VRG 구조(600)를 활성화시킨다. 상호접속(740, 745, 750, 755)이 도 7에서 단면도로 도시되어 있지만, 당업자라면 상호접속이 또한 도 7에 도시된 것의 외부에 있는 그들 각각의 장치에 접촉될수 있음을 알 것이다.
본 발명을 상세히 설명하였지만, 당업자라면 본 발명의 사상과 범주를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 수정을 할 수 있다는 것을 이해해야 한다.
본 발명은 반도체 웨이퍼상에 형성되는 VRG 구조를 제공하는데 있어서, 종래 기술에서의 높은 판 저항으로 인한 장치 성능 저하를 피하면서 감소된 장치 사이즈와 증가된 패킹 밀도를 유지하게 하는 효과가 있다.
Claims (45)
- 수직 게이트 트랜지스터(a vertical gate transistor)에 있어서,반도체 웨이퍼 기판에 배치된 제 1 소스/드레인 영역(a first source/drain region)과,소정의 두께를 가지며, 상기 제 1 소스/드레인 영역 위에서 확장되고, 상기 제 1 소스/드레인 영역에 전기적 접속을 제공하는 전도층(a conductive layer)과,상기 제 1 소스/드레인 영역 위에 배치된 제 2 소스/드레인 영역과,상기 제 1 소스/드레인 영역으로부터 상기 제 2 소스/드레인 영역으로 확장되는 전도 채널과,상기 전도 채널과 상기 전도층 사이에 배치되며, 상기 전도층의 상기 두께와 동일한 두께에 의해 정의되는 적어도 하나의 유전체 영역을 포함하는수직 게이트 트랜지스터.
- 제 1 항에 있어서,상기 전도층상에 배치된 게이트를 더 포함하는 수직 게이트 트랜지스터.
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- 제 1 항에 있어서,상기 전도 채널에 배치된 제 1 및 제 2 소스/드레인 확장부(extensions)를 더 포함하는 수직 게이트 트랜지스터.
- 집적 회로에 있어서,횡방향 트랜지스터(lateral transistors)와,수직 게이트 트랜지스터들과,집적 회로를 형성하기 위해 상기 횡방향 트랜지스터와 상기 수직 게이트 트랜지스터를 상호접속하는, 레벨간 유전체층(interlevel dielectric layers)에 형성된 상호접속 구조를 포함하되,적어도 하나의 상기 수직 게이트 트랜지스터는,반도체 웨이퍼 기판에 배치된 제 1 소스/드레인 영역과,소정의 두께를 가지며, 상기 제 1 소스/드레인 영역을 따라 확장되고, 상기 제 1 소스/드레인 영역에 전기적 접속을 제공하는 전도층과,상기 제 1 소스/드레인 영역 위에 배치된 제 2 소스/드레인 영역과,상기 제 1 소스/드레인 영역으로부터 상기 제 2 소스/드레인 영역으로 확장되는 전도 채널과,상기 전도 채널과 상기 전도층 사이에 배치되며, 상기 전도층의 상기 두께와 동일한 두께에 의해 정의되는 적어도 하나의 유전체 영역을 포함하는집적 회로.
- 제 15 항에 있어서,상기 수직 게이트 트랜지스터 각각은 상기 전도층 위에 배치된 게이트를 더 포함하는 집적 회로.
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- 제 15 항에 있어서,상기 수직 게이트 트랜지스터 각각은 상기 전도 채널에 배치된 제 1 및 제 2 소스/드레인 확장부를 더 포함하는 집적 회로.
- 반도체 웨이퍼 기판상에 수직 게이트 트랜지스터를 제조하는 방법에 있어서,반도체 웨이퍼 기판에 제 1 소스/드레인 영역을 형성하는 단계와,소정의 두께를 가지며, 상기 제 1 소스/드레인 영역 위에서 확장되고, 상기 제 1 소스/드레인 영역에 전기적 접속을 제공하는 전도층을 형성하는 단계와,상기 제 1 소스/드레인 영역 위에 제 2 소스/드레인 영역을 형성하는 단계와,상기 제 1 소스 드레인 영역으로부터 상기 제 2 소스/드레인 영역으로 확장되는 전도 채널을 형성하는 단계와,상기 전도 채널과 상기 전도층 사이에 배치되며, 상기 전도층의 상기 두께와 동일한 두께에 의해 정의되는 적어도 하나의 유전체 영역을 형성하는 단계를 포함하는수직 게이트 트랜지스터 제조 방법.
- 제 27 항에 있어서,상기 전도층 위에 게이트를 형성하는 단계를 더 포함하는 수직 게이트 트랜지스터 제조 방법.
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- 수직 게이트 트랜지스터를 동작시키는 방법에 있어서,전류를 제 1 소스/드레인 영역에 인접하여 배치된 전도층을 통해 흐르게 하는 단계와,이어서 상기 전류를 상기 전도층의 단부에 배치된 유전체 장벽(a dielectric barrier)으로 흐르게 하는 단계와,그 후에 상기 전류의 적어도 일부를 상기 전도층으로부터 상기 제 1 소스/드레인 영역으로 흐르게 하고, 전도 채널을 지나서 제 2 소스/드레인 영역으로 흐르게 하는 단계를 포함하여, 상기 수직 게이트 트랜지스터를 활성화시키는수직 게이트 트랜지스터 동작 방법.
- 제 41 항에 있어서,상기 전류를 흐르게 하는 단계는, 전압차로 상기 수직 게이트 트랜지스터를 바이어싱(biasing)하는 단계를 포함하는 수직 게이트 트랜지스터 동작 방법.
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/528,753 | 2000-03-20 | ||
| US09/528,753 US6518622B1 (en) | 2000-03-20 | 2000-03-20 | Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010092380A KR20010092380A (ko) | 2001-10-24 |
| KR100437586B1 true KR100437586B1 (ko) | 2004-06-26 |
Family
ID=24107032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0014032A KR100437586B1 (ko) | 2000-03-20 | 2001-03-19 | 수직 게이트 트랜지스터, 그 제조와 동작 방법 및 집적 회로 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6518622B1 (ko) |
| JP (1) | JP4397537B2 (ko) |
| KR (1) | KR100437586B1 (ko) |
| GB (1) | GB2366449B (ko) |
| TW (1) | TW498554B (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810792B1 (fr) * | 2000-06-22 | 2003-07-04 | Commissariat Energie Atomique | Transistor mos vertical a grille enterree et procede de fabrication de celui-ci |
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| US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
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2000
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-
2001
- 2001-03-06 JP JP2001061239A patent/JP4397537B2/ja not_active Expired - Fee Related
- 2001-03-16 GB GB0106591A patent/GB2366449B/en not_active Expired - Fee Related
- 2001-03-19 KR KR10-2001-0014032A patent/KR100437586B1/ko not_active IP Right Cessation
- 2001-03-20 TW TW090106474A patent/TW498554B/zh not_active IP Right Cessation
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| KR20010092380A (ko) | 2001-10-24 |
| GB0106591D0 (en) | 2001-05-09 |
| JP2001298097A (ja) | 2001-10-26 |
| TW498554B (en) | 2002-08-11 |
| JP4397537B2 (ja) | 2010-01-13 |
| GB2366449A (en) | 2002-03-06 |
| GB2366449B (en) | 2003-01-08 |
| US6518622B1 (en) | 2003-02-11 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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