JP4397537B2 - 垂直方向ゲートトランジスタを形成する方法 - Google Patents
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Description
【０００１】
本発明は、半導体デバイスとその製造方法に関し、特にソース／ドレイン領域に隣接して導電層を具備する垂直方向配列のゲート（vertical replacement gate;ＶＲＧ）のＭＯＳＦＥＴと、その製造方法に関する。
【０００２】
【発明の属する技術分野】
半導体デバイスの性能の向上は、半導体業界の焦点の的である。その結果、デバイスのサイズが小さくなり性能が向上することは、製造目標とみなされている。半導体デバイス内のデバイス寸法、例えばＩＣ内のゲートが小さくなるにつれて、このようなゲートの製造方法はデバイスを小さくするのを有効に行うよう変更しなければならない。しかし、このような小型のデバイスを製造するのに現在用いられているリソグラフプロセスの製造限界が特に見えてきている。実際のところ現在のリソグラフプロセスは、必要とされる最初の寸法で正確にデバイスを製造することができない。しかし、これは今日まで半導体業界が修正することのできない限界である。
【０００３】
【従来の技術】
半導体の製造におけるリソグラフプロセスの現在の限界及び、より小型のデバイスを製造しようとする願望の観点からして、半導体業界はＶＲＧのトランジスタ構造を開発している。このＶＲＧトランジスタ構造体は、上記のリソグラフプロセスの限界を、機能的なリソグラフ限界内に個々のデバイスの構成要素を配置し、半導体ウエハの水平方向ではなく垂直方向にデバイスを組み立てることにより、回避している。これにより、半導体ウエハのデバイスの全体性能は、上記のリソグラフプロセスの限界点に遭遇することなく向上させることができる。しかし、このＶＲＧトランジスタ構造は、その構造体のシート抵抗が高くなる。現在のところ高いドーズ量のイオン注入（１Ｅ１５＝１×１０15）を用いてＶＲＧトランジスタ構造のドレインを形成している。通常、このイオン注入により約５０Ω／□のシート抵抗を発生させる。しかし、このような高いドレインのシート抵抗は、デバイスの静的な性能及び高周波性能を低下させるが、これはＶＲＧ構造内のドレイン拡張部からドレイン金属接点への導電距離が長くなるからである。デバイスのデバイス速度の低下は、好ましくないデバイス部の性能の低下につながる。半導体製造業界は、イオン注入のドーズ量を１Ｅ１５以上に上げようとしている。しかし、半導体製造業界ではドレイン内での特に高いドーズ量のイオン注入から引き起こされる活性化の問題に直面している。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、デバイスの動作速度を低下させることなくデバイスを小型化し、パッケージ密度を向上させるような垂直配置ゲート（ＶＲＧ）を有するＭＯＳＦＥＴを提供することである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために本発明は、半導体ウエハ基板上にＶＲＧ構造を提供する。本発明は請求項１に記載した特徴を有する。即ち、垂直方向ゲートトランジスタは、半導体ウエハ基板内に配置された第１ソース／ドレイン領域と、前記第１ソース／ドレイン領域に隣接して配置され、前記第１ソース／ドレイン領域への電気的接続を与える導電層と、前記第１ソース／ドレイン領域の上に配置された第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域から伸びて、ドレイン領域から前記第２ソース／ドレイン領域に伸びる導電製チャネルとを有することを特徴とする。導電層はソース／ドレイン領域に対し電気的接続を提供する。本発明の一実施例においては、本発明は請求項１２に記載した特徴を有する。即ち、前記導電層のシート抵抗は、５０Ω／□以下であることを特徴とするトランジスタである。さらに請求項１３に記載した特徴を有する。即ち、前記導電層のシート抵抗は、２０Ω／□以下であることを特徴とするトランジスタである。本発明の他の実施例によれば、本発明のＶＲＧ構造は導電層の上にゲートを有し、このゲートと導電層に隣接して第２ソース／ドレイン領域を有する。本発明の他の実施例によれば導電製チャネルは、第１ソース／ドレイン領域拡張部と第２ソース／ドレイン拡張部を有する。
【０００６】
かくして、本発明の一態様においては本発明は、ソース／ドレイン領域に電気的に接続された導電層を具備したＶＲＧ構造を提供し、これによりＶＲＧ構造はより高速かつ効率的に動作することができる。
【０００７】
【発明の実施の形態】
図１Ａに本発明のＶＲＧ構造体１００を示す。同図においては、ソース／ドレイン領域１１０が従来通り半導体基板１０５内に形成される。本発明に用いられる半導体基板は、半導体ウエハの基板そのもののみならず、半導体ウエハ上に堆積されたあらゆる材料製の基板を含む。ここに示した実施例においては、ソース／ドレイン領域１１０は高濃度のドーパント、例えばｎ型ドーパントでもってイオン注入されたシリコンを含む。しかし、ソース／ドレイン領域１１０は異なる量のドーパントを注入した他の基板でもよい。
【０００８】
導電層１２０は、ソース／ドレイン領域１１０に隣接して従来通り形成され、さらに好ましくはソース／ドレイン領域１１０上に形成される。この実施例においては、導電層１２０はソース／ドレイン領域１１０上に形成される。好ましくは導電製材料は金属を含むが、さらに好ましくはＷＳｉのような金属珪化物である。しかし、本発明の他の実施例においては導電層１２０は、コバルト珪化物（ＣｏＳｉ2）とチタン珪化物（ＴＳｉ2）あるいは窒化チタン（ＴｉＮ）を含む。他のシート抵抗の低い導電製材料（例えば５０Ω／□以下のシート抵抗、さらに好ましくは２０Ω／□以下のもの）は本発明に適したもので、これを導電層１２０用に用いることができる。
【０００９】
導電層１２０の上に従来方法により第１誘電体層１３０が堆積される。この第１誘電体層１３０は窒化物製であるが、他の公知の誘電体材料を含んでもよい。従来の堆積率、例えば、ＰＶＤ、ＣＶＤを用いて半導体基板１０５，ソース／ドレイン領域１１０，導電層１２０，第１誘電体層１３０を形成することができる。
【００１０】
図１Ｂには図１ＡのＶＲＧ構造体１００の上にさらに別の層が形成された構造体を示す。第１誘電体層１３０の上に従来方法により第１絶縁層１４０が堆積され、その後第２誘電体層１５０が従来方法により堆積される。ここに示した実施例においては第１絶縁層１４０は、燐シリケートガラス（ＰＳＧ）製であるが、他の絶縁材料も用いることができる。第２誘電体層１５０を従来方法で堆積した後絶縁層１６０、例えばテトラ−エチル−オルソ−シリケート（ＴＥＯＳ）層と第３誘電体層１７０と第２絶縁層１８０と第４誘電体層１９０を堆積する。全ての層１３０，１４０，１５０，１６０，１７０，１８０，１９０のこれらの層は従来方法のＰＶＤ、ＣＶＤプロセス等により形成される。ここに示した実施例において誘電体層１３０，第２誘電体層１５０，第３誘電体層１７０，第４誘電体層１９０は好ましくは窒化物層である。しかし他の誘電体材料も用いることができる。上記の絶縁層あるいは誘電体層の順番は、この実施例に関し説明したものであるが、他の実施例では異なる積層構造、あるいは非積層構造でＶＲＧの導電製チャネルを形成することができる。
【００１１】
図２は図１ＢのＶＲＧ構造体１００内にトレンチ２１０を形成する方法を示す。これを行うため、ＶＲＧ構造体１００は従来技術によりフォトレジストでもってパターン化して、トレンチ２１０が望ましい場所である部分を露出させる。ＶＲＧ構造体１００の露出した部分を従来のトレンチエッチングで処理して、トレンチ２１０を形成する。ここに示した実施例においてはトレンチ２１０は、ソース／ドレイン領域１１０の一部に到達するまで形成される。
【００１２】
図３において、トレンチ２１０が形成された後、等方性エッチングをトレンチ２１０内で行って導電層１２０内にリセス３１０を形成する。前述したように導電層１２０は様々な導電製材料を含むことができる。このような場合、当業者はその材料に対する適宜のエッチング特性を選択することができる。例えば導電層１２０がＷＳｉの場合には、ＷＳｉをエッチングする化学物質が選択される。
【００１３】
リセス３１０を形成した後ＶＲＧ構造体１００に対し、図４に示すように薄いコンフォーマル酸化物層４１０を形成する。この薄いコンフォーマル酸化物層４１０は、第４誘電体層１９０をカバーして、且つリセス３１０を含む導電層１２０の側壁に堆積される。薄いコンフォーマル酸化物層４１０は、好ましい特性を有する酸化物材料製である。
【００１４】
次に図５において薄いコンフォーマル酸化物層４１０をコンフォーマルに堆積した後、異方性エッチングをＶＲＧ構造体１００に対して行い、リセス３１０内に誘電体領域５１０を残す。これに示した実施例においては誘電体領域５１０はＳｉＯ2製であるが、他の公知の材料を用いることも可能である。さらにまた誘電体領域５１０はドープしてもしなくてもよい。
【００１５】
図６において、図５に示したＶＲＧ構造体１００にトレンチ２１０内で従来の選択性エピタキサル成長を行う。これにより導電製チャネル６０５を形成するが、この導電製チャネル６０５はドープしたシリコンあるいはアンドープのシリコンが好ましい。導電製チャネル６０５は、ソース／ドレイン領域１１０と第２ソース／ドレイン領域６５０を接続する。導電製チャネル６０５の露出部分は、標準のＶＲＧ−ＭＯＳＦＥＴプロセスで処理して、図６に示すように本発明のＶＲＧ完全構造体６００を形成する。
【００１６】
このＶＲＧ完全構造体６００は導電層１２０の上で、しかしそこから離れた場所にゲート６１０を有し、そしてこのゲート６１０はその上に堆積された第３誘電体層１７０を有する。ＶＲＧ完全構造体６００は第３誘電体層１７０の上に堆積された第２絶縁層１８０と、この第２絶縁層１８０の上に堆積された第４誘電体層１９０と、ゲート６１０と、導電層１２０と、導電製チャネル６０５と、ゲート６１０と、導電層１２０の上に堆積された第２ソース／ドレイン領域６５０とを有する。ＶＲＧ完全構造体６００はゲート６１０と導電製チャネル６０５の間に配置されたゲート誘電体６２０を有し、そしてさらに従来方法で形成された第１ソース／ドレイン領域拡張部６２５と第２ソース／ドレイン領域拡張部６２８を有する。第１ソース／ドレイン領域拡張部６２５と第２ソース／ドレイン領域拡張部６２８は、固体ソース拡散技法で形成される。誘電体材料製スペーサー６６０とキャッピング用誘電体層６７０の両方は好ましくは窒化物製であるが、これらを従来方法で形成してＶＲＧ完全構造体６００を完成させる。図６は、電圧がゲート６１０にかかるようなゲート接点を有するゲート６１０を有するようには示していないが、しかし当業者にとって電圧をゲート６１０にかける方法は公知である。
【００１７】
矢印で示す電流６８０は、電圧がゲート６１０にかけられたときに第１ソース／ドレイン領域１１０と、第２ソース／ドレイン領域６５０の接点部分の間に流れる電流のパスを示す。この実施例の導電層１２０は、ソース／ドレイン領域１１０に対する低いシート抵抗を有する電気的パスを提供する。ＷＳｉを採用した実施例においては、導電層１２０は約２０Ω／□のシート抵抗を有し、これは高濃度のｎ型注入ドレインのシート抵抗（約５０Ω／□）の約半分である。斯くして、電流６８０は、導電層１２０を通って誘電体領域５１０に到達してソース／ドレイン領域１１０内にはいり、そして誘電体領域５１０を迂回して導電製チャネル６０５に流れることにより抵抗値の低いパスをとる。電流６８０は誘電体領域５１０には流れない。それは第１誘電体層１３０だからである。第１誘電体層１３０は、上記の層に電流が流れるのを阻止しながら、且つ層間の歪みを解放させる。誘電体領域５１０が存在しない場合には、導電層１２０／導電製チャネル６０５のインターフェイスがずれてその結果導電層１２０と導電製チャネル６０５との間の電気的インターフェイスが弱くなる。そしてこの電気的インターフェイスが弱くなることによりデバイスの速度がかなり低下する。
【００１８】
導電層は、１０Ω／□のシート抵抗を有するＣｏＳｉ2と、ＴｉＳｉとＴｉＮとを含む。斯くしてシート抵抗の低い導電層１２０は、シート抵抗の低い、いかなる導電製金属が使われようとも第１ソース／ドレインのシート抵抗を低減させ、これが高い電流ドライブ（Ｉon）につながる。斯くしてこれにより、デバイスの速度を犠牲にすることなく性能を上げることができる。
【００１９】
図７に従来の集積回路７００内に配置されたＶＲＧ完全構造体６００を示す。集積回路７００はこの別の実施例においては、従来の横方向のトランジスタ７１０、例えばＣＭＯＳトランジスタとソース７２０とドレイン７３０を有するトランジスタ７１０を有する。集積回路７００はレベル間誘電体層７６０内に従来方法により形成された相互接続７４０，７４５，７５０，７５５を有し、トランジスタ７１０とＶＲＧ完全構造体６００を接続して集積回路７００を形成する。複数のＶＲＧ完全構造体６００とトランジスタ７１０を集積回路７００内に配置することもできる。さらに従来のトランジスタ７１０と同様にＶＲＧ完全構造体６００は、第２ソース／ドレイン領域６５０とゲート６１０と導電層１２０の組み合わせの間にバイアス電圧をかけることにより動作する。電圧は相互接続構造７４０を介して導電層１２０に、相互接続構造７４５を介して第２ソース／ドレイン領域６５０に、そして相互接続構造７５０を介してゲートに印加される。次に動作について説明する。電流６８０が導電層１２０を介して誘電体領域５１０に流れる。誘電体領域５１０は電流の流れに対するバリアとして機能し、電流６８０の少なくとも一部がソース／ドレイン領域１１０内に流れる。電流６８０は導電製チャネル６０５を横切って第２ソース／ドレイン領域６５０に流れ、そしてＶＲＧ完全構造体６００を駆動する。相互接続構造７４０，７４５，７５０，７５５は図７の断面図には示してあるが、当業者は図７の構造体外のそれぞれのデバイスに接触するよう相互構造を形成することができる。
【００２０】
特許請求の範囲に記載した発明の構成要件の後の括弧内の符号は、構成要件と実施例と対応づけて発明を容易に理解させる為のものであり、特許請求の範囲の解釈に用いるべきのものではない。
【図面の簡単な説明】
【図１】Ａ 本発明のＶＲＧ構造体の製造初期の段階における部分断面図
Ｂ ＡのＶＲＧ構造体の上にさらに絶縁層を有する状態の部分断面図
【図２】図１ＢのＶＲＧのＶＲＧ構造体内にトレンチを形成した状態の部分断面図
【図３】導電層を等方性エッチングを行った状態のＶＲＧ構造体の部分断面図
【図４】リセスを含むトレンチを充電する第４誘電体層をカバーする薄いコンフォーマルな酸化物層の部分断面図
【図５】酸化物層を除去した後でリセス内の誘電体領域の部分断面図
【図６】本発明の一実施例により完全なＶＲＧ構造体の部分断面図
【図７】図６の完全なＶＲＧ構造体と従来のトランジスタを含む集積回路の部分断面図
【符号の説明】
１００ ＶＲＧ構造体
１０５ 半導体基板
１１０ ソース／ドレイン領域
１２０ 導電層
１３０ 第１誘電体層
１４０ 第１絶縁層
１５０ 第２誘電体層
１６０ 絶縁層
１７０ 第３誘電体層
１８０ 第２絶縁層
１９０ 第４誘電体層
２１０ トレンチ
３１０ リセス
４１０ 薄いコンフォーマル酸化物層
５１０ 誘電体領域
６００ ＶＲＧ完全構造体
６０５ 導電製チャネル
６１０ ゲート
６２０ ゲート誘電体
６２５ 第１ソース／ドレイン領域拡張部
６２８ 第２ソース／ドレイン領域拡張部
６５０ 第２ソース／ドレイン領域
６６０ 誘電体材料製スペーサー
６７０ キャッピング用誘電体層
６８０ 電流
７００ 集積回路
７１０ トランジスタ
７２０ ソース
７３０ ドレイン
７４０、７４５、７５０、７５５ 相互接続構造
７６０ レベル間誘電体層
本発明は、半導体デバイスとその製造方法に関し、特にソース／ドレイン領域に隣接して導電層を具備する垂直方向配列のゲート（vertical replacement gate;ＶＲＧ）のＭＯＳＦＥＴと、その製造方法に関する。
【０００２】
【発明の属する技術分野】
半導体デバイスの性能の向上は、半導体業界の焦点の的である。その結果、デバイスのサイズが小さくなり性能が向上することは、製造目標とみなされている。半導体デバイス内のデバイス寸法、例えばＩＣ内のゲートが小さくなるにつれて、このようなゲートの製造方法はデバイスを小さくするのを有効に行うよう変更しなければならない。しかし、このような小型のデバイスを製造するのに現在用いられているリソグラフプロセスの製造限界が特に見えてきている。実際のところ現在のリソグラフプロセスは、必要とされる最初の寸法で正確にデバイスを製造することができない。しかし、これは今日まで半導体業界が修正することのできない限界である。
【０００３】
【従来の技術】
半導体の製造におけるリソグラフプロセスの現在の限界及び、より小型のデバイスを製造しようとする願望の観点からして、半導体業界はＶＲＧのトランジスタ構造を開発している。このＶＲＧトランジスタ構造体は、上記のリソグラフプロセスの限界を、機能的なリソグラフ限界内に個々のデバイスの構成要素を配置し、半導体ウエハの水平方向ではなく垂直方向にデバイスを組み立てることにより、回避している。これにより、半導体ウエハのデバイスの全体性能は、上記のリソグラフプロセスの限界点に遭遇することなく向上させることができる。しかし、このＶＲＧトランジスタ構造は、その構造体のシート抵抗が高くなる。現在のところ高いドーズ量のイオン注入（１Ｅ１５＝１×１０15）を用いてＶＲＧトランジスタ構造のドレインを形成している。通常、このイオン注入により約５０Ω／□のシート抵抗を発生させる。しかし、このような高いドレインのシート抵抗は、デバイスの静的な性能及び高周波性能を低下させるが、これはＶＲＧ構造内のドレイン拡張部からドレイン金属接点への導電距離が長くなるからである。デバイスのデバイス速度の低下は、好ましくないデバイス部の性能の低下につながる。半導体製造業界は、イオン注入のドーズ量を１Ｅ１５以上に上げようとしている。しかし、半導体製造業界ではドレイン内での特に高いドーズ量のイオン注入から引き起こされる活性化の問題に直面している。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、デバイスの動作速度を低下させることなくデバイスを小型化し、パッケージ密度を向上させるような垂直配置ゲート（ＶＲＧ）を有するＭＯＳＦＥＴを提供することである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために本発明は、半導体ウエハ基板上にＶＲＧ構造を提供する。本発明は請求項１に記載した特徴を有する。即ち、垂直方向ゲートトランジスタは、半導体ウエハ基板内に配置された第１ソース／ドレイン領域と、前記第１ソース／ドレイン領域に隣接して配置され、前記第１ソース／ドレイン領域への電気的接続を与える導電層と、前記第１ソース／ドレイン領域の上に配置された第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域から伸びて、ドレイン領域から前記第２ソース／ドレイン領域に伸びる導電製チャネルとを有することを特徴とする。導電層はソース／ドレイン領域に対し電気的接続を提供する。本発明の一実施例においては、本発明は請求項１２に記載した特徴を有する。即ち、前記導電層のシート抵抗は、５０Ω／□以下であることを特徴とするトランジスタである。さらに請求項１３に記載した特徴を有する。即ち、前記導電層のシート抵抗は、２０Ω／□以下であることを特徴とするトランジスタである。本発明の他の実施例によれば、本発明のＶＲＧ構造は導電層の上にゲートを有し、このゲートと導電層に隣接して第２ソース／ドレイン領域を有する。本発明の他の実施例によれば導電製チャネルは、第１ソース／ドレイン領域拡張部と第２ソース／ドレイン拡張部を有する。
【０００６】
かくして、本発明の一態様においては本発明は、ソース／ドレイン領域に電気的に接続された導電層を具備したＶＲＧ構造を提供し、これによりＶＲＧ構造はより高速かつ効率的に動作することができる。
【０００７】
【発明の実施の形態】
図１Ａに本発明のＶＲＧ構造体１００を示す。同図においては、ソース／ドレイン領域１１０が従来通り半導体基板１０５内に形成される。本発明に用いられる半導体基板は、半導体ウエハの基板そのもののみならず、半導体ウエハ上に堆積されたあらゆる材料製の基板を含む。ここに示した実施例においては、ソース／ドレイン領域１１０は高濃度のドーパント、例えばｎ型ドーパントでもってイオン注入されたシリコンを含む。しかし、ソース／ドレイン領域１１０は異なる量のドーパントを注入した他の基板でもよい。
【０００８】
導電層１２０は、ソース／ドレイン領域１１０に隣接して従来通り形成され、さらに好ましくはソース／ドレイン領域１１０上に形成される。この実施例においては、導電層１２０はソース／ドレイン領域１１０上に形成される。好ましくは導電製材料は金属を含むが、さらに好ましくはＷＳｉのような金属珪化物である。しかし、本発明の他の実施例においては導電層１２０は、コバルト珪化物（ＣｏＳｉ2）とチタン珪化物（ＴＳｉ2）あるいは窒化チタン（ＴｉＮ）を含む。他のシート抵抗の低い導電製材料（例えば５０Ω／□以下のシート抵抗、さらに好ましくは２０Ω／□以下のもの）は本発明に適したもので、これを導電層１２０用に用いることができる。
【０００９】
導電層１２０の上に従来方法により第１誘電体層１３０が堆積される。この第１誘電体層１３０は窒化物製であるが、他の公知の誘電体材料を含んでもよい。従来の堆積率、例えば、ＰＶＤ、ＣＶＤを用いて半導体基板１０５，ソース／ドレイン領域１１０，導電層１２０，第１誘電体層１３０を形成することができる。
【００１０】
図１Ｂには図１ＡのＶＲＧ構造体１００の上にさらに別の層が形成された構造体を示す。第１誘電体層１３０の上に従来方法により第１絶縁層１４０が堆積され、その後第２誘電体層１５０が従来方法により堆積される。ここに示した実施例においては第１絶縁層１４０は、燐シリケートガラス（ＰＳＧ）製であるが、他の絶縁材料も用いることができる。第２誘電体層１５０を従来方法で堆積した後絶縁層１６０、例えばテトラ−エチル−オルソ−シリケート（ＴＥＯＳ）層と第３誘電体層１７０と第２絶縁層１８０と第４誘電体層１９０を堆積する。全ての層１３０，１４０，１５０，１６０，１７０，１８０，１９０のこれらの層は従来方法のＰＶＤ、ＣＶＤプロセス等により形成される。ここに示した実施例において誘電体層１３０，第２誘電体層１５０，第３誘電体層１７０，第４誘電体層１９０は好ましくは窒化物層である。しかし他の誘電体材料も用いることができる。上記の絶縁層あるいは誘電体層の順番は、この実施例に関し説明したものであるが、他の実施例では異なる積層構造、あるいは非積層構造でＶＲＧの導電製チャネルを形成することができる。
【００１１】
図２は図１ＢのＶＲＧ構造体１００内にトレンチ２１０を形成する方法を示す。これを行うため、ＶＲＧ構造体１００は従来技術によりフォトレジストでもってパターン化して、トレンチ２１０が望ましい場所である部分を露出させる。ＶＲＧ構造体１００の露出した部分を従来のトレンチエッチングで処理して、トレンチ２１０を形成する。ここに示した実施例においてはトレンチ２１０は、ソース／ドレイン領域１１０の一部に到達するまで形成される。
【００１２】
図３において、トレンチ２１０が形成された後、等方性エッチングをトレンチ２１０内で行って導電層１２０内にリセス３１０を形成する。前述したように導電層１２０は様々な導電製材料を含むことができる。このような場合、当業者はその材料に対する適宜のエッチング特性を選択することができる。例えば導電層１２０がＷＳｉの場合には、ＷＳｉをエッチングする化学物質が選択される。
【００１３】
リセス３１０を形成した後ＶＲＧ構造体１００に対し、図４に示すように薄いコンフォーマル酸化物層４１０を形成する。この薄いコンフォーマル酸化物層４１０は、第４誘電体層１９０をカバーして、且つリセス３１０を含む導電層１２０の側壁に堆積される。薄いコンフォーマル酸化物層４１０は、好ましい特性を有する酸化物材料製である。
【００１４】
次に図５において薄いコンフォーマル酸化物層４１０をコンフォーマルに堆積した後、異方性エッチングをＶＲＧ構造体１００に対して行い、リセス３１０内に誘電体領域５１０を残す。これに示した実施例においては誘電体領域５１０はＳｉＯ2製であるが、他の公知の材料を用いることも可能である。さらにまた誘電体領域５１０はドープしてもしなくてもよい。
【００１５】
図６において、図５に示したＶＲＧ構造体１００にトレンチ２１０内で従来の選択性エピタキサル成長を行う。これにより導電製チャネル６０５を形成するが、この導電製チャネル６０５はドープしたシリコンあるいはアンドープのシリコンが好ましい。導電製チャネル６０５は、ソース／ドレイン領域１１０と第２ソース／ドレイン領域６５０を接続する。導電製チャネル６０５の露出部分は、標準のＶＲＧ−ＭＯＳＦＥＴプロセスで処理して、図６に示すように本発明のＶＲＧ完全構造体６００を形成する。
【００１６】
このＶＲＧ完全構造体６００は導電層１２０の上で、しかしそこから離れた場所にゲート６１０を有し、そしてこのゲート６１０はその上に堆積された第３誘電体層１７０を有する。ＶＲＧ完全構造体６００は第３誘電体層１７０の上に堆積された第２絶縁層１８０と、この第２絶縁層１８０の上に堆積された第４誘電体層１９０と、ゲート６１０と、導電層１２０と、導電製チャネル６０５と、ゲート６１０と、導電層１２０の上に堆積された第２ソース／ドレイン領域６５０とを有する。ＶＲＧ完全構造体６００はゲート６１０と導電製チャネル６０５の間に配置されたゲート誘電体６２０を有し、そしてさらに従来方法で形成された第１ソース／ドレイン領域拡張部６２５と第２ソース／ドレイン領域拡張部６２８を有する。第１ソース／ドレイン領域拡張部６２５と第２ソース／ドレイン領域拡張部６２８は、固体ソース拡散技法で形成される。誘電体材料製スペーサー６６０とキャッピング用誘電体層６７０の両方は好ましくは窒化物製であるが、これらを従来方法で形成してＶＲＧ完全構造体６００を完成させる。図６は、電圧がゲート６１０にかかるようなゲート接点を有するゲート６１０を有するようには示していないが、しかし当業者にとって電圧をゲート６１０にかける方法は公知である。
【００１７】
矢印で示す電流６８０は、電圧がゲート６１０にかけられたときに第１ソース／ドレイン領域１１０と、第２ソース／ドレイン領域６５０の接点部分の間に流れる電流のパスを示す。この実施例の導電層１２０は、ソース／ドレイン領域１１０に対する低いシート抵抗を有する電気的パスを提供する。ＷＳｉを採用した実施例においては、導電層１２０は約２０Ω／□のシート抵抗を有し、これは高濃度のｎ型注入ドレインのシート抵抗（約５０Ω／□）の約半分である。斯くして、電流６８０は、導電層１２０を通って誘電体領域５１０に到達してソース／ドレイン領域１１０内にはいり、そして誘電体領域５１０を迂回して導電製チャネル６０５に流れることにより抵抗値の低いパスをとる。電流６８０は誘電体領域５１０には流れない。それは第１誘電体層１３０だからである。第１誘電体層１３０は、上記の層に電流が流れるのを阻止しながら、且つ層間の歪みを解放させる。誘電体領域５１０が存在しない場合には、導電層１２０／導電製チャネル６０５のインターフェイスがずれてその結果導電層１２０と導電製チャネル６０５との間の電気的インターフェイスが弱くなる。そしてこの電気的インターフェイスが弱くなることによりデバイスの速度がかなり低下する。
【００１８】
導電層は、１０Ω／□のシート抵抗を有するＣｏＳｉ2と、ＴｉＳｉとＴｉＮとを含む。斯くしてシート抵抗の低い導電層１２０は、シート抵抗の低い、いかなる導電製金属が使われようとも第１ソース／ドレインのシート抵抗を低減させ、これが高い電流ドライブ（Ｉon）につながる。斯くしてこれにより、デバイスの速度を犠牲にすることなく性能を上げることができる。
【００１９】
図７に従来の集積回路７００内に配置されたＶＲＧ完全構造体６００を示す。集積回路７００はこの別の実施例においては、従来の横方向のトランジスタ７１０、例えばＣＭＯＳトランジスタとソース７２０とドレイン７３０を有するトランジスタ７１０を有する。集積回路７００はレベル間誘電体層７６０内に従来方法により形成された相互接続７４０，７４５，７５０，７５５を有し、トランジスタ７１０とＶＲＧ完全構造体６００を接続して集積回路７００を形成する。複数のＶＲＧ完全構造体６００とトランジスタ７１０を集積回路７００内に配置することもできる。さらに従来のトランジスタ７１０と同様にＶＲＧ完全構造体６００は、第２ソース／ドレイン領域６５０とゲート６１０と導電層１２０の組み合わせの間にバイアス電圧をかけることにより動作する。電圧は相互接続構造７４０を介して導電層１２０に、相互接続構造７４５を介して第２ソース／ドレイン領域６５０に、そして相互接続構造７５０を介してゲートに印加される。次に動作について説明する。電流６８０が導電層１２０を介して誘電体領域５１０に流れる。誘電体領域５１０は電流の流れに対するバリアとして機能し、電流６８０の少なくとも一部がソース／ドレイン領域１１０内に流れる。電流６８０は導電製チャネル６０５を横切って第２ソース／ドレイン領域６５０に流れ、そしてＶＲＧ完全構造体６００を駆動する。相互接続構造７４０，７４５，７５０，７５５は図７の断面図には示してあるが、当業者は図７の構造体外のそれぞれのデバイスに接触するよう相互構造を形成することができる。
【００２０】
特許請求の範囲に記載した発明の構成要件の後の括弧内の符号は、構成要件と実施例と対応づけて発明を容易に理解させる為のものであり、特許請求の範囲の解釈に用いるべきのものではない。
【図面の簡単な説明】
【図１】Ａ 本発明のＶＲＧ構造体の製造初期の段階における部分断面図
Ｂ ＡのＶＲＧ構造体の上にさらに絶縁層を有する状態の部分断面図
【図２】図１ＢのＶＲＧのＶＲＧ構造体内にトレンチを形成した状態の部分断面図
【図３】導電層を等方性エッチングを行った状態のＶＲＧ構造体の部分断面図
【図４】リセスを含むトレンチを充電する第４誘電体層をカバーする薄いコンフォーマルな酸化物層の部分断面図
【図５】酸化物層を除去した後でリセス内の誘電体領域の部分断面図
【図６】本発明の一実施例により完全なＶＲＧ構造体の部分断面図
【図７】図６の完全なＶＲＧ構造体と従来のトランジスタを含む集積回路の部分断面図
【符号の説明】
１００ ＶＲＧ構造体
１０５ 半導体基板
１１０ ソース／ドレイン領域
１２０ 導電層
１３０ 第１誘電体層
１４０ 第１絶縁層
１５０ 第２誘電体層
１６０ 絶縁層
１７０ 第３誘電体層
１８０ 第２絶縁層
１９０ 第４誘電体層
２１０ トレンチ
３１０ リセス
４１０ 薄いコンフォーマル酸化物層
５１０ 誘電体領域
６００ ＶＲＧ完全構造体
６０５ 導電製チャネル
６１０ ゲート
６２０ ゲート誘電体
６２５ 第１ソース／ドレイン領域拡張部
６２８ 第２ソース／ドレイン領域拡張部
６５０ 第２ソース／ドレイン領域
６６０ 誘電体材料製スペーサー
６７０ キャッピング用誘電体層
６８０ 電流
７００ 集積回路
７１０ トランジスタ
７２０ ソース
７３０ ドレイン
７４０、７４５、７５０、７５５ 相互接続構造
７６０ レベル間誘電体層
Claims (2)
- 半導体ウエハ基板内に配置された第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域の上に配置された第２ソース／ドレイン領域と、
前記第１ソース／ドレイン領域から伸びて、前記第２ソース／ドレイン領域にまで伸びる導電性チャネルとを有する垂直方向ゲートトランジスタの形成方法は、
前記半導体ウエハ基板内に前記第１ソース／ドレイン領域を形成するステップと、
前記第１ソース／ドレイン領域上に厚さを持って伸びる、前記第１ソース／ドレイン領域への電気的接続を与える導電層を形成するステップと、
前記厚さを有する導電層上に誘電体層と絶縁層との積層構造を形成するステップと
前記誘電体層と絶縁層との積層構造及び前記導電層を貫いて溝を形成し、前記第１ソース／ドレイン領域を露出するステップと、
前記溝内の前記導電層の露出した部分に凹部を形成するステップと、
前記導電層と前記導電性チャネルとを分離するように、前記凹部に誘電体領域を形成するステップと、
前記溝に前記導電性チャネルを形成し、前記誘電体領域に接触させるステップと、
前記第１ソース／ドレイン領域上方に前記第２ソース／ドレイン領域を形成するステップとを含むことを特徴とする半導体ウエハ基板上に垂直方向ゲートトランジスタを形成する方法。 - 前記導電層の上に前記積層構造の一部を介してゲートを形成するステップをさらに有することを特徴とする請求項１記載の方法。
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