JPS5984472A - Ｍｏｓ型半導体装置のゲ−ト電極配線 - Google Patents
Ｍｏｓ型半導体装置のゲ−ト電極配線Info
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- JPS5984472A JPS5984472A JP19389682A JP19389682A JPS5984472A JP S5984472 A JPS5984472 A JP S5984472A JP 19389682 A JP19389682 A JP 19389682A JP 19389682 A JP19389682 A JP 19389682A JP S5984472 A JPS5984472 A JP S5984472A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯ８型電界効果トランジスタ（以下ＭＯ８
）ランジスタと称する）を含む半導体装部、において、
ＭＯＳ）ランジスタのゲート電極配線の構造に関するも
のである。
）ランジスタと称する）を含む半導体装部、において、
ＭＯＳ）ランジスタのゲート電極配線の構造に関するも
のである。
従来、多結晶シリコンをゲート電極（以下Ｓｔゲートと
称する）とするＭＯＳ）ランジスタは、メモリ等の半導
体集積回路の重要な構成要素である。しかしながら多結
晶シリコンの比抵抗値は、例えばドナー型不純物である
リンを多量にドープしたとしても、５×１０Ω・ａ程度
が限度であシ、集積回路の大容量化もしくは高速化を考
えた場合、更に小さな比抵抗値を有するゲート電極材料
が必狭とされている。この様な事情から多結晶シリコン
に比べ１／１００程度の比抵抗値を有する高融点金属薄
膜をゲート電極とする試みが現在各所でなされてい、る
。高融点金属薄膜は低比抵抗値という長所を有する他、
イオン注入技術を用いゲート電極に対しセル７アライン
的にソース、ドレイン層の形成が可能である事から有望
視されている。しかしながら、高融点金属薄膜をゲート
電極とした場合Ｓｉゲートに比べＭＯ８構造の信頼性が
低いことが観測されておシ、この信頼性の低下を回避す
るため、第１図にその模式図を示した様に、単結晶シリ
コン基板１に形成されたゲート酸化膜２と接する様に多
結晶シリコン膜３を形成しその上層に高融点金属シリサ
イド膜４を形成した２層構造（通常このゲート電極構造
はポリサイドと呼ばれておシ、以下その様に称する）の
ゲート電極が提案されている。このポリサイドは、ＭＯ
８桁造０信頼性に関してはゲート酸化膜と接して多結晶
シリコン膜が存在する事から、Ｓｌゲートと同等であり
、ゲート電極薄膜の比抵抗値は多結晶シリコン膜上に形
成される高融点金属シリサイドｊ必によシ低減化されて
いる。しかしながら高融点金属シリサイド膜の比抵抗値
は、多結晶シリコン膜に比べれは１／１ｏ程度と小さい
が、冒帆度金属薄ｊ模に比べれば１０倍程度大であシ、
この点に関し満足できるものではない。今後、半導体集
積回路の大容量化及び高速化が極限透通む事を考慮する
と、ゲート電極としては、多結晶シリコンと同程度の信
頼性と高融点金属薄膜と同程度の比抵抗値を兼ね備えて
いる事が望まれる。
称する）とするＭＯＳ）ランジスタは、メモリ等の半導
体集積回路の重要な構成要素である。しかしながら多結
晶シリコンの比抵抗値は、例えばドナー型不純物である
リンを多量にドープしたとしても、５×１０Ω・ａ程度
が限度であシ、集積回路の大容量化もしくは高速化を考
えた場合、更に小さな比抵抗値を有するゲート電極材料
が必狭とされている。この様な事情から多結晶シリコン
に比べ１／１００程度の比抵抗値を有する高融点金属薄
膜をゲート電極とする試みが現在各所でなされてい、る
。高融点金属薄膜は低比抵抗値という長所を有する他、
イオン注入技術を用いゲート電極に対しセル７アライン
的にソース、ドレイン層の形成が可能である事から有望
視されている。しかしながら、高融点金属薄膜をゲート
電極とした場合Ｓｉゲートに比べＭＯ８構造の信頼性が
低いことが観測されておシ、この信頼性の低下を回避す
るため、第１図にその模式図を示した様に、単結晶シリ
コン基板１に形成されたゲート酸化膜２と接する様に多
結晶シリコン膜３を形成しその上層に高融点金属シリサ
イド膜４を形成した２層構造（通常このゲート電極構造
はポリサイドと呼ばれておシ、以下その様に称する）の
ゲート電極が提案されている。このポリサイドは、ＭＯ
８桁造０信頼性に関してはゲート酸化膜と接して多結晶
シリコン膜が存在する事から、Ｓｌゲートと同等であり
、ゲート電極薄膜の比抵抗値は多結晶シリコン膜上に形
成される高融点金属シリサイドｊ必によシ低減化されて
いる。しかしながら高融点金属シリサイド膜の比抵抗値
は、多結晶シリコン膜に比べれは１／１ｏ程度と小さい
が、冒帆度金属薄ｊ模に比べれば１０倍程度大であシ、
この点に関し満足できるものではない。今後、半導体集
積回路の大容量化及び高速化が極限透通む事を考慮する
と、ゲート電極としては、多結晶シリコンと同程度の信
頼性と高融点金属薄膜と同程度の比抵抗値を兼ね備えて
いる事が望まれる。
以上の様な背景から、本発明は多結晶シリコンと同程度
の高い信頼性と高融点金属薄膜と同等の低い比抵抗値を
有する新規なゲート電極、更に一般に配線の構造を提供
するものである。
の高い信頼性と高融点金属薄膜と同等の低い比抵抗値を
有する新規なゲート電極、更に一般に配線の構造を提供
するものである。
即ち、不発Ｆｙ４によれば高融点金属の原子数比がシリ
コンに対して０２〜０．８の範囲にある高融点金属シリ
サイド膜がゲート酸化膜上あるいはフィールド酸化膜上
に設けられ、しかも該高融点金属シリサイド膜の上に高
融点金属膜が設けられた２層構造からなることを特徴と
したＭＯＳｆｆｌ半導体装置のゲート電極配線が得られ
る。
コンに対して０２〜０．８の範囲にある高融点金属シリ
サイド膜がゲート酸化膜上あるいはフィールド酸化膜上
に設けられ、しかも該高融点金属シリサイド膜の上に高
融点金属膜が設けられた２層構造からなることを特徴と
したＭＯＳｆｆｌ半導体装置のゲート電極配線が得られ
る。
本発明によるゲート電極構造の断面を模式的に示ぜば第
２図の様であシ、単結晶シリコン基板１上のゲート酸化
膜２と接して高融点金属シリサイドｒｊｇ ５が形成さ
れ、更にその上層に高融点金属膜６が形成されている。
２図の様であシ、単結晶シリコン基板１上のゲート酸化
膜２と接して高融点金属シリサイドｒｊｇ ５が形成さ
れ、更にその上層に高融点金属膜６が形成されている。
本発明は、以下述べる実験事実に基づき、ゲート酸化膜
と直接接するゲート電極材料としては高融点金属シリサ
イド膜を形成し、この高融点金属シリサイド膜でゲート
構造の信頼性をＳｉゲートとほぼ同等に保ちながら、高
融点金属シリサイド膜上に形成した高融点金属膜によシ
ゲート電極薄膜の低比抵抗値を確保したものである。
と直接接するゲート電極材料としては高融点金属シリサ
イド膜を形成し、この高融点金属シリサイド膜でゲート
構造の信頼性をＳｉゲートとほぼ同等に保ちながら、高
融点金属シリサイド膜上に形成した高融点金属膜によシ
ゲート電極薄膜の低比抵抗値を確保したものである。
以下、本発明の根拠となった実験結果及び本発明の効果
を示す実験結果について述べる。高融点金属としてはモ
リブデン（Ｍｏ）、タングステニ／（Ｗ）、タンタル（
Ｔａ）及びチタン（Ｔｉ）が知られているが、以下高融
点金属としてＭｏをとりあげ、Ｍｏ、Ｓｉに対するＭｏ
の原子数比が０５であるモリブデンシリサイド（ＭＯＳ
ｔｔ ）及び多結晶シリコンの３種類を用いた時のＭ
ＯＳトランジスタの信頼性試験比較結果について記述す
る。素子の製造法は概略以下の様である。Ｐ型巣結晶シ
リコン基板を用意しフィ−ルド酸化膜形成後、トランジ
スタ活性領域にゲート酸化膜を厚さ４００Ａだけ熱酸化
によシ形成し、３ｏｏｏＸの膜厚でＭｏ 、ＭｏＳ ｉ
２、多結晶Ｓｔ薄膜をそれぞれ別々のウェハーに形成
し３種類のウェハーの組を得た。Ｍｏ及びＭｏ５ｉｌ膜
はそれぞれＭｏ及びＭｏ５１ｇターゲットを用いた直流
スパッタ法で形成し、多結晶Ｓｉ膜はＣＶＤ法により形
成した。ドライエツチング技術を用いゲート電極成形を
行なった後、砒素イオン注入及び引き続く高温アニール
でソース、ドレイン層を形成した。以下層間膜としてリ
ンガラフ層を形成し、コンタクト孔開札後ソース、ドレ
イン層及びゲート電極への配線を形成しｎチャンネルＭ
ＯＳトランジスタの製造を終了した。これら３釉類のゲ
ート材料に対しそれぞれ３０個のトランジスタを組み立
て、いわゆる＋ＢＴ試験（ソース、ドレイン電圧をＯｖ
とし、基板に負バイアス、ゲート電極に正バイアスを印
加した状態で、２００°Ｃ前後の高温に保管する信頼性
試験）を用いトランジスタのしきい値電圧の変動を調べ
た。十ＢＴ試験条件は、基板に一２Ｖ、ゲート電極に＋
１４Ｖ印加し２５０°Ｃ保管でめる。十ＢＴ試験によｐ
しきい値電共 圧は保管時間とＩに正方向にシフトする。第３図は、し
きい値電圧変動（ΔＶＴ）の保管時間依存性を示したも
のである。ΔＶＴはＭＯゲートで一番大であり、ＭｎＳ
ｉｇ 、 Ｓｉ ゲートの虜で小石い。ΔｖＴ＝０．
ＩＶを生ぜしめる保管時間は、ＭＯゲートではＳｉゲー
トに比べ３桁小さく、従って３桁早い時間でしきい値電
圧変動が生ずる。一方Ｍｏ５ｉｌ ゲートではＳＺゲ
ートに比べしきい値電圧の変動は早いものの、その差は
１桁弱程度の差であ）、ＭｏＳｉ、１１ゲートは＋ＢＴ
試験に対しＳｔ ゲートとほぼ同等の信頼性を有してい
る。
を示す実験結果について述べる。高融点金属としてはモ
リブデン（Ｍｏ）、タングステニ／（Ｗ）、タンタル（
Ｔａ）及びチタン（Ｔｉ）が知られているが、以下高融
点金属としてＭｏをとりあげ、Ｍｏ、Ｓｉに対するＭｏ
の原子数比が０５であるモリブデンシリサイド（ＭＯＳ
ｔｔ ）及び多結晶シリコンの３種類を用いた時のＭ
ＯＳトランジスタの信頼性試験比較結果について記述す
る。素子の製造法は概略以下の様である。Ｐ型巣結晶シ
リコン基板を用意しフィ−ルド酸化膜形成後、トランジ
スタ活性領域にゲート酸化膜を厚さ４００Ａだけ熱酸化
によシ形成し、３ｏｏｏＸの膜厚でＭｏ 、ＭｏＳ ｉ
２、多結晶Ｓｔ薄膜をそれぞれ別々のウェハーに形成
し３種類のウェハーの組を得た。Ｍｏ及びＭｏ５ｉｌ膜
はそれぞれＭｏ及びＭｏ５１ｇターゲットを用いた直流
スパッタ法で形成し、多結晶Ｓｉ膜はＣＶＤ法により形
成した。ドライエツチング技術を用いゲート電極成形を
行なった後、砒素イオン注入及び引き続く高温アニール
でソース、ドレイン層を形成した。以下層間膜としてリ
ンガラフ層を形成し、コンタクト孔開札後ソース、ドレ
イン層及びゲート電極への配線を形成しｎチャンネルＭ
ＯＳトランジスタの製造を終了した。これら３釉類のゲ
ート材料に対しそれぞれ３０個のトランジスタを組み立
て、いわゆる＋ＢＴ試験（ソース、ドレイン電圧をＯｖ
とし、基板に負バイアス、ゲート電極に正バイアスを印
加した状態で、２００°Ｃ前後の高温に保管する信頼性
試験）を用いトランジスタのしきい値電圧の変動を調べ
た。十ＢＴ試験条件は、基板に一２Ｖ、ゲート電極に＋
１４Ｖ印加し２５０°Ｃ保管でめる。十ＢＴ試験によｐ
しきい値電共 圧は保管時間とＩに正方向にシフトする。第３図は、し
きい値電圧変動（ΔＶＴ）の保管時間依存性を示したも
のである。ΔＶＴはＭＯゲートで一番大であり、ＭｎＳ
ｉｇ 、 Ｓｉ ゲートの虜で小石い。ΔｖＴ＝０．
ＩＶを生ぜしめる保管時間は、ＭＯゲートではＳｉゲー
トに比べ３桁小さく、従って３桁早い時間でしきい値電
圧変動が生ずる。一方Ｍｏ５ｉｌ ゲートではＳＺゲ
ートに比べしきい値電圧の変動は早いものの、その差は
１桁弱程度の差であ）、ＭｏＳｉ、１１ゲートは＋ＢＴ
試験に対しＳｔ ゲートとほぼ同等の信頼性を有してい
る。
以下本発明のゲート電極構造を用いた場合の効果につい
て、それを示す実験結果について述べる。
て、それを示す実験結果について述べる。
第２図に模式的に示した本発明のゲート電極構造におい
て、ゲート酸化膜に接するＭｏ５ｉｔ膜の膜厚をｓｏ、
ｔｏｏ、２ｏｏ、５ｏｏ、ｘｏｏｏＸの５種類に選び、
このＭｏＳｉ、膜上にＭｏ膜を厚さ３ｏｏｏＸ 形成し
た２・層ゲート電極構造を有するＭＯＳ）ランジスタを
製造した。これ等トランジスタと同時に３０００ Ｘの
膜厚を有するＭｏ５ｉｌ１層ゲート及びＭｏゲートＭＯ
Ｓ トランジスタを製造した。以上の７種類のトランジ
スタに関し、第３図における場合と同一の＋ＢＴ試験を
実施し、しきい値電圧の変動を調べた。第４図がそれ等
の結果であるが、ＭＯｓｉ、とＭｏとの２層ゲート電極
構造のトランジスタのしきい値電圧変動はＭｏ５ｉｌ
１層ゲートの結果と同一であシ、上層Ｍｏ膜の影響は全
く観測されず、＋ＢＴ試験における充分な信頼性を有し
ている事が判明した。またこれ等２層構造のゲート電極
薄膜のシート抵抗値は、ＭＯゲートと同一のシート抵抗
値を示し充分な低比抵抗値を保持している事が確認され
た。
て、ゲート酸化膜に接するＭｏ５ｉｔ膜の膜厚をｓｏ、
ｔｏｏ、２ｏｏ、５ｏｏ、ｘｏｏｏＸの５種類に選び、
このＭｏＳｉ、膜上にＭｏ膜を厚さ３ｏｏｏＸ 形成し
た２・層ゲート電極構造を有するＭＯＳ）ランジスタを
製造した。これ等トランジスタと同時に３０００ Ｘの
膜厚を有するＭｏ５ｉｌ１層ゲート及びＭｏゲートＭＯ
Ｓ トランジスタを製造した。以上の７種類のトランジ
スタに関し、第３図における場合と同一の＋ＢＴ試験を
実施し、しきい値電圧の変動を調べた。第４図がそれ等
の結果であるが、ＭＯｓｉ、とＭｏとの２層ゲート電極
構造のトランジスタのしきい値電圧変動はＭｏ５ｉｌ
１層ゲートの結果と同一であシ、上層Ｍｏ膜の影響は全
く観測されず、＋ＢＴ試験における充分な信頼性を有し
ている事が判明した。またこれ等２層構造のゲート電極
薄膜のシート抵抗値は、ＭＯゲートと同一のシート抵抗
値を示し充分な低比抵抗値を保持している事が確認され
た。
以上述べた実験結果では、モリブデンシリサイドとして
シリコンに対するモリブデンの原子数比が０５であるダ
イシリサイド膜に関するものであるが、シリコンに対す
るモリブデンの原子数比を０．２刀）ら０．８の範囲に
選んだ場合においてもダイシリサイド膜と同等の結果が
得られた。
シリコンに対するモリブデンの原子数比が０５であるダ
イシリサイド膜に関するものであるが、シリコンに対す
るモリブデンの原子数比を０．２刀）ら０．８の範囲に
選んだ場合においてもダイシリサイド膜と同等の結果が
得られた。
以上逮べた実験結果では高融点金属膜としてＭｏを用い
た場合について述べたが、Ｗ及びＴａに関してもそれぞ
れのシリサイドとの２層構造を形成する事によ如、Ｍｏ
／ＭｏＳｉ＊２層構造と同等の結果即ちゲート酸化膜と
接して形成されるシリサイド膜によるゲート構造の信頼
性の向上及びシリサイド膜上層に形成される高融点金属
膜によるゲート電極膜の低比抵抗化が実験的に確認され
た。
た場合について述べたが、Ｗ及びＴａに関してもそれぞ
れのシリサイドとの２層構造を形成する事によ如、Ｍｏ
／ＭｏＳｉ＊２層構造と同等の結果即ちゲート酸化膜と
接して形成されるシリサイド膜によるゲート構造の信頼
性の向上及びシリサイド膜上層に形成される高融点金属
膜によるゲート電極膜の低比抵抗化が実験的に確認され
た。
まだ本発明の趣旨からして、下層シリサイド膜の構成要
素である高融点金属と同一の高融点金属膜をその上層に
形成する必要性は必らずしもない。
素である高融点金属と同一の高融点金属膜をその上層に
形成する必要性は必らずしもない。
第１図は、従来例のＭＯＳ素子のゲート電極部の模式的
な断面図で１はシリコン基板、２はゲート酸化膜、３は
多結晶シリコン膜、４は高融点金屑等のシリサイド膜で
ある。 第２図は、本発明の構造を有するＭＯＳ素子のゲート電
極部の模式的な断面図で、１はシリコン基板、２はゲー
ト酸化膜、５はモリブデンシリサイド膜、６はモリブデ
ン膜である。 第３図はＭｏ 、Ｍｏ５ｉｌ 、 Ｓｉゲート１■ＯＳ
トランジスタの＋ＢＴ試験におけるしきい値゛電圧賀動
（ΔＶＴ ）の保管時間依存性を示す図である。 第４図は、本発明の構造を有するＭｏ／ｉＶ／ｉｏＳｉ
ｇゲート、Ｍｏ５１ｇ及びＭｏゲートＭＯＳトランジス
タのΔ■Ｔ を保管時間をパラメータとして比較した結
果を示す図である。 千 ｌ 図 第７図 乙
な断面図で１はシリコン基板、２はゲート酸化膜、３は
多結晶シリコン膜、４は高融点金屑等のシリサイド膜で
ある。 第２図は、本発明の構造を有するＭＯＳ素子のゲート電
極部の模式的な断面図で、１はシリコン基板、２はゲー
ト酸化膜、５はモリブデンシリサイド膜、６はモリブデ
ン膜である。 第３図はＭｏ 、Ｍｏ５ｉｌ 、 Ｓｉゲート１■ＯＳ
トランジスタの＋ＢＴ試験におけるしきい値゛電圧賀動
（ΔＶＴ ）の保管時間依存性を示す図である。 第４図は、本発明の構造を有するＭｏ／ｉＶ／ｉｏＳｉ
ｇゲート、Ｍｏ５１ｇ及びＭｏゲートＭＯＳトランジス
タのΔ■Ｔ を保管時間をパラメータとして比較した結
果を示す図である。 千 ｌ 図 第７図 乙
Claims (1)
- 高融点金属の原子数比がシリコンに対して０．２〜０，
８の範囲にある高融点金属シリサイド膜がゲート酸化膜
あるいはフィルド酸化膜上に設けられ、しかも該高融点
金属シリサイド膜の上に高融点金属膜が設けられた２層
構造からなることを特徴としたＭＯ８型半導体装置のゲ
ート電極配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389682A JPS5984472A (ja) | 1982-11-04 | 1982-11-04 | Ｍｏｓ型半導体装置のゲ−ト電極配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389682A JPS5984472A (ja) | 1982-11-04 | 1982-11-04 | Ｍｏｓ型半導体装置のゲ−ト電極配線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984472A true JPS5984472A (ja) | 1984-05-16 |
Family
ID=16315540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19389682A Pending JPS5984472A (ja) | 1982-11-04 | 1982-11-04 | Ｍｏｓ型半導体装置のゲ−ト電極配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300562A (ja) * | 1987-05-22 | 1988-12-07 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ゲート構造 |
| JPH0393271A (ja) * | 1989-09-06 | 1991-04-18 | Toshiba Corp | Ｍｏｓ型半導体装置 |
-
1982
- 1982-11-04 JP JP19389682A patent/JPS5984472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300562A (ja) * | 1987-05-22 | 1988-12-07 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ゲート構造 |
| JPH0393271A (ja) * | 1989-09-06 | 1991-04-18 | Toshiba Corp | Ｍｏｓ型半導体装置 |
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