JPS58191473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58191473A JPS58191473A JP7489382A JP7489382A JPS58191473A JP S58191473 A JPS58191473 A JP S58191473A JP 7489382 A JP7489382 A JP 7489382A JP 7489382 A JP7489382 A JP 7489382A JP S58191473 A JPS58191473 A JP S58191473A
- Authority
- JP
- Japan
- Prior art keywords
- film
- temperature
- threshold voltage
- test
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 5
- 239000011733 molybdenum Substances 0.000 claims abstract description 5
- 238000012360 testing method Methods 0.000 abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 239000010410 layer Substances 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 47
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 241000282806 Rhinoceros Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はモリブデン薄膜をゲート電極配線とするＭＯＳ
）ランジスタ（以下Ｍ・ゲートＭＯ８トランジスタと呼
ぶ）を含む半導体装置の製造方法に関するものである。
）ランジスタ（以下Ｍ・ゲートＭＯ８トランジスタと呼
ぶ）を含む半導体装置の製造方法に関するものである。
Ｍｏグー）ＭＯＳ）う／ジスタは、いくつかの長所、す
なわちセルファライン技術が使えること抵抗値が小さく
低抵抗配線の形成が可能なこと、Ｍｏ膜は粒嫌が小さく
機縁加工に適していること等々の利点な有することから
、現在各所で試作実事の長所は数多いが、短所としてト
ランジスタの信頼性に関する間−が挙げられる。
なわちセルファライン技術が使えること抵抗値が小さく
低抵抗配線の形成が可能なこと、Ｍｏ膜は粒嫌が小さく
機縁加工に適していること等々の利点な有することから
、現在各所で試作実事の長所は数多いが、短所としてト
ランジスタの信頼性に関する間−が挙げられる。
第１図はシリコンなゲート電他配−としたトランジスタ
（以下ｓｉミグ−ＭＯＳ）？ンジスタと呼ぶ）とＶ・グ
ー）ＭＯＳ）ｊンジスメを用い、閾値電圧の変動を調べ
る友めによく用いられる加速試験であるところのバイア
ス温度試験（以下ＢＴ試験と呼ぶ）によるＩＩ値電圧の
変動のストレス印加時間依存性を調べた結果を示したも
のである。
（以下ｓｉミグ−ＭＯＳ）？ンジスタと呼ぶ）とＶ・グ
ー）ＭＯＳ）ｊンジスメを用い、閾値電圧の変動を調べ
る友めによく用いられる加速試験であるところのバイア
ス温度試験（以下ＢＴ試験と呼ぶ）によるＩＩ値電圧の
変動のストレス印加時間依存性を調べた結果を示したも
のである。
ＮｏゲートＭＯ８）ツンジスタの方が８１ゲー）ＭＯＳ
）９ンジスタの場合に比べ、閾値電圧の変動がかなり早
いストレス印加時間から生じ始めている。閾値電圧が変
動すると、ＭＯＳ）？ンジスタを含む集積回路の正常な
動作が不可能となることから、Ｍｏグー）ＭＯＳ）ツノ
ジスタな含む集積回路の実用化のためには、以上述べた
閾値電圧の変動の低減化が非常に重要な課題である。
）９ンジスタの場合に比べ、閾値電圧の変動がかなり早
いストレス印加時間から生じ始めている。閾値電圧が変
動すると、ＭＯＳ）？ンジスタを含む集積回路の正常な
動作が不可能となることから、Ｍｏグー）ＭＯＳ）ツノ
ジスタな含む集積回路の実用化のためには、以上述べた
閾値電圧の変動の低減化が非常に重要な課題である。
！故Ｓｔゲー）ＭＯＩＳ）ランジスタに比較してＭｏゲ
ー）ＭＯＳ）ランジスタでは−ｂＢＴ試験（高温に保持
しかつゲート電極側が８１基板に対して正電位となる様
に電圧を印加した加速試験）においてＩＭＩ（を電圧の
変動が大であるのかその原因は明らかではなく、楓在十
ＢＴ試験によるｍ５ｉｐ電圧の変動の低減化が可能なＭ
ｅゲー）ＭＯＳ）ランジスタの製造方法が模索されでい
る。
ー）ＭＯＳ）ランジスタでは−ｂＢＴ試験（高温に保持
しかつゲート電極側が８１基板に対して正電位となる様
に電圧を印加した加速試験）においてＩＭＩ（を電圧の
変動が大であるのかその原因は明らかではなく、楓在十
ＢＴ試験によるｍ５ｉｐ電圧の変動の低減化が可能なＭ
ｅゲー）ＭＯＳ）ランジスタの製造方法が模索されでい
る。
以下まず従来法を用いて製造された犀さ１０００゜５ｏ
ｏｏ、 ５ｏｏｏＸｆ）ｓａ ｔｓゲート電極を有する
ＭＯＳ）ランジスタの十ＢＴ試験結果にりいて述べる。
ｏｏ、 ５ｏｏｏＸｆ）ｓａ ｔｓゲート電極を有する
ＭＯＳ）ランジスタの十ＢＴ試験結果にりいて述べる。
まず、これ等ＭＯ８）ランジスタの製造方法の概略を示
せば以下の橡である。Ｐ臘２Ω・傷の比抵抗を有するシ
リコン基ＩＩｉを用意し、フィールド酸化膜及びトラン
ジスタ活性領域ｙ ｔｏｏｌの膜厚を有するゲート酸化
膜を形成し良。次に、Ｍ＠膜をＭｏターゲットを用いた
基板加熱温度２００℃でスパッタリング法により１００
０．３０００． ａｏｏｏＪＬの膜厚に形成した。１０
００℃、２０分の窒素ガス中アニールを実施後、ＣＶＤ
法によりウェハー全面に厚さａｏｏｏ Ｊ、のシリコン
酸化膜を形成し、次いで、該シリコン酸化膜上にフォト
レジスト族を塗布し、通常の光学露光方式を用いて鋏フ
ォトレジスト膜をパターン化し、パターン化したフォト
レジスト膜をマスクに上記厚さ３０ｏｏｌのシリコン酸
化膜をエツチングした。フォトレジスト除去後、パター
ン化されたシリコン酸化＊ｔマスクにＭ・膜をエラ注入
されたムＳの電気的活性化のため１０００℃、２０分の
７エールを行い、さらに層間膜としてＣＶＤ法によって
シリコン酸化膜を形成し、所定の個所株コンタクト孔を
開孔した後、全面にＳ亀を２−含有する層膜を形成し、
この８１入りＭ膜をパターニングした［４５■、２０分
ｑ水嵩ガス処理な実施してＭＯＳトランジスタの製造を
完了した。
せば以下の橡である。Ｐ臘２Ω・傷の比抵抗を有するシ
リコン基ＩＩｉを用意し、フィールド酸化膜及びトラン
ジスタ活性領域ｙ ｔｏｏｌの膜厚を有するゲート酸化
膜を形成し良。次に、Ｍ＠膜をＭｏターゲットを用いた
基板加熱温度２００℃でスパッタリング法により１００
０．３０００． ａｏｏｏＪＬの膜厚に形成した。１０
００℃、２０分の窒素ガス中アニールを実施後、ＣＶＤ
法によりウェハー全面に厚さａｏｏｏ Ｊ、のシリコン
酸化膜を形成し、次いで、該シリコン酸化膜上にフォト
レジスト族を塗布し、通常の光学露光方式を用いて鋏フ
ォトレジスト膜をパターン化し、パターン化したフォト
レジスト膜をマスクに上記厚さ３０ｏｏｌのシリコン酸
化膜をエツチングした。フォトレジスト除去後、パター
ン化されたシリコン酸化＊ｔマスクにＭ・膜をエラ注入
されたムＳの電気的活性化のため１０００℃、２０分の
７エールを行い、さらに層間膜としてＣＶＤ法によって
シリコン酸化膜を形成し、所定の個所株コンタクト孔を
開孔した後、全面にＳ亀を２−含有する層膜を形成し、
この８１入りＭ膜をパターニングした［４５■、２０分
ｑ水嵩ガス処理な実施してＭＯＳトランジスタの製造を
完了した。
上記３種類の膜厚を有するＭＯＳ）ランジスタのＭ値電
圧は製造完了時点ではいずれも１枚のウェハー内で１゜
０５±０．０２ Ｖで、ゲー）Ｍ（１膜厚の違いＫよる
閾値電圧の差は全＜ａｍされなかった。これ等３種類の
膜厚を有するＭｅゲー＋ＭＯ８トランジスタの＋ＢＴＫ
験における閾値電圧の変動のストレス印加時間依存性を
一定した結果を第２図に示す。十ＢＴ試験条件はゲート
電圧１４Ｖノース、ドレイン電圧Ｏ■、基板電圧−２ｖ
で２００℃保管である。同図の結果から明らかなようＫ
Ｍ１膜厚が薄い梶鴎値電圧の賓勅は小さい、この結果か
ら＋ＢＴ試験による閾値電圧の変動の低減化を計ろうと
すれば、Ｍ・膜を厚さ１０００１ 隻度と薄くすれば良
〜・訳であるが、Ｍ・膜を薄くすると抵抗値が増大する
事、半導体集積回路の製造工程において表面に形成され
る段差部分におけるｉ膜配線の段切れがＭ・膜が厚い場
合に比べ生じ易いという欠点が生じるため現状ではＭｏ
膜を薄くすることは困難である。現状では、Ｍ・膜厚と
しては上述の膜厚減少に伴う抵抗値の増大及び段差部分
における段切れの問題を回避するため、２θρρＸｓ度
以上の膜厚が必資とされる。従ってこの様な２０００１
１ｔｊＡ度以上の膜厚を有しながら＋ＢＴ試験による閾
値電圧変−の低減化が可能なＭ・ゲートＭＯＳトランジ
スタの製造方法の確立が望まれ【いるがその様な製造方
法は従来存在しなかった。
圧は製造完了時点ではいずれも１枚のウェハー内で１゜
０５±０．０２ Ｖで、ゲー）Ｍ（１膜厚の違いＫよる
閾値電圧の差は全＜ａｍされなかった。これ等３種類の
膜厚を有するＭｅゲー＋ＭＯ８トランジスタの＋ＢＴＫ
験における閾値電圧の変動のストレス印加時間依存性を
一定した結果を第２図に示す。十ＢＴ試験条件はゲート
電圧１４Ｖノース、ドレイン電圧Ｏ■、基板電圧−２ｖ
で２００℃保管である。同図の結果から明らかなようＫ
Ｍ１膜厚が薄い梶鴎値電圧の賓勅は小さい、この結果か
ら＋ＢＴ試験による閾値電圧の変動の低減化を計ろうと
すれば、Ｍ・膜を厚さ１０００１ 隻度と薄くすれば良
〜・訳であるが、Ｍ・膜を薄くすると抵抗値が増大する
事、半導体集積回路の製造工程において表面に形成され
る段差部分におけるｉ膜配線の段切れがＭ・膜が厚い場
合に比べ生じ易いという欠点が生じるため現状ではＭｏ
膜を薄くすることは困難である。現状では、Ｍ・膜厚と
しては上述の膜厚減少に伴う抵抗値の増大及び段差部分
における段切れの問題を回避するため、２θρρＸｓ度
以上の膜厚が必資とされる。従ってこの様な２０００１
１ｔｊＡ度以上の膜厚を有しながら＋ＢＴ試験による閾
値電圧変−の低減化が可能なＭ・ゲートＭＯＳトランジ
スタの製造方法の確立が望まれ【いるがその様な製造方
法は従来存在しなかった。
本発明は以上の点を考慮し、ゲート１１Ｌ礁カζ厚さｚ
ｏｏｏ Ｌ １４度以上のＭｏ膜で形成される場合にお
（・ても＋ｉｌＴ試験による＠１１電圧変−が少な一１
Ｍ。
ｏｏｏ Ｌ １４度以上のＭｏ膜で形成される場合にお
（・ても＋ｉｌＴ試験による＠１１電圧変−が少な一１
Ｍ。
ゲー）ＭＯＳ）ランジスタを得ることの出来る全く新規
な製造方法を提供するものである。
な製造方法を提供するものである。
即ち、本発明によれば、モリブデンゲー）ＭＯＳトラン
ジスタを含む半導体装＠ＣＪ製造方法において、ゲート
電極となる毫すブデ／膜の形成な基即ち、本発＠は１Ｍ
・ｌＩ形威時の基板温度をｉ膜形成後、ゲート電極とな
した後、素子製造のため実用的に用いられる高温アニー
ルでのアニール温度と同等の１ｉｆＫ保つ事、つまり従
来用いられる基板温度２０ト４００℃よりはるかに高温
の基板温度を用いるものである。
ジスタを含む半導体装＠ＣＪ製造方法において、ゲート
電極となる毫すブデ／膜の形成な基即ち、本発＠は１Ｍ
・ｌＩ形威時の基板温度をｉ膜形成後、ゲート電極とな
した後、素子製造のため実用的に用いられる高温アニー
ルでのアニール温度と同等の１ｉｆＫ保つ事、つまり従
来用いられる基板温度２０ト４００℃よりはるかに高温
の基板温度を用いるものである。
本発明の製造方法の効果を説明するため、以下実施例に
ついて述べる。
ついて述べる。
Ｐｍ２Ω・１の比抵抗を有するシリコン基板な用意し、
フ（イ）−ルド酸化膜及びトランジスタ活性領域に４０
０Ｘの膜厚を有するゲート酸化膜を形成した。次に基板
温度を１０００’ＣＫ保ちながら、１０００゜５ｏｏｏ
、 ５ｏｏｏ Ａの膜厚を有するＭ・屓をスパッタリン
グ法に↓り形成した。次ＫＣＶＤ法によりＭ。
フ（イ）−ルド酸化膜及びトランジスタ活性領域に４０
０Ｘの膜厚を有するゲート酸化膜を形成した。次に基板
温度を１０００’ＣＫ保ちながら、１０００゜５ｏｏｏ
、 ５ｏｏｏ Ａの膜厚を有するＭ・屓をスパッタリン
グ法に↓り形成した。次ＫＣＶＤ法によりＭ。
膜を儀ってシリコン酸化膜なａｏｏｏ Ｌの厚さで形成
し、更にその上にフォトレジストを辿布し、該フォトレ
ジストを通常の光学露光方式を用いてパターン化したフ
ォトレジストなマスクにシリコン酸化膜なエツチングし
た。フォトレジスト除去後、パターン化されたシリコン
酸化膜をマスクＫＭ。
し、更にその上にフォトレジストを辿布し、該フォトレ
ジストを通常の光学露光方式を用いてパターン化したフ
ォトレジストなマスクにシリコン酸化膜なエツチングし
た。フォトレジスト除去後、パターン化されたシリコン
酸化膜をマスクＫＭ。
膜をエツチングしＭｏゲグー電輯を形成した。以後ソー
ス、ドレイン層形成のためム畠イオＶ注入を実施し、注
入されたムＳの電気的活性化のため１０００℃、２０分
のアニールを行い、さらに層間膜としてＣＶＤ法によっ
てシリコン酸化膜をその上に形威し、所定の個所Ｋ）７
タクト孔を開孔した畿８１入りＡ１１ＩＩを形成しバタ
ーニングした１１４５０ ’Ｃ。
ス、ドレイン層形成のためム畠イオＶ注入を実施し、注
入されたムＳの電気的活性化のため１０００℃、２０分
のアニールを行い、さらに層間膜としてＣＶＤ法によっ
てシリコン酸化膜をその上に形威し、所定の個所Ｋ）７
タクト孔を開孔した畿８１入りＡ１１ＩＩを形成しバタ
ーニングした１１４５０ ’Ｃ。
加分の水素ガス処塩を実施してＭｏ８ ）ランジス−の
製造を完了した。これ等３ｓｌｉの膜厚を有するＭＯＢ
）ランジスタの閾値電圧は製造完了時点ではいずれ一１
枚のウェハー内で１．０５±０．２Ｖを示し、閾値電圧
の差は観観されなかった。これ等３＄１１１１のトラン
ジスタの十ＢＴ試験における閾値電圧変動のストレス印
加時間依存性の測定結果をｍ３１１に示す。＋ｉｌ’ｆ
’試験条件はゲート電圧１４Ｖ、ソース、ドレイン電圧
Ｏｖ、基板電圧−２■で２００℃保管である。
製造を完了した。これ等３ｓｌｉの膜厚を有するＭＯＢ
）ランジスタの閾値電圧は製造完了時点ではいずれ一１
枚のウェハー内で１．０５±０．２Ｖを示し、閾値電圧
の差は観観されなかった。これ等３＄１１１１のトラン
ジスタの十ＢＴ試験における閾値電圧変動のストレス印
加時間依存性の測定結果をｍ３１１に示す。＋ｉｌ’ｆ
’試験条件はゲート電圧１４Ｖ、ソース、ドレイン電圧
Ｏｖ、基板電圧−２■で２００℃保管である。
第３ｍの結果から明らかな様に、Ｍ＠膜厚依存性ははと
んどみられず、これ等３種類のトランジスタの閾値電圧
変動のストレス印加時間依存性は従来法を用いて製造さ
れた１ｏ ｏｏ ｉ ′）Ｍ ＠ 膜＊ 有するトラン
ジスタにおける結果と一致した。
んどみられず、これ等３種類のトランジスタの閾値電圧
変動のストレス印加時間依存性は従来法を用いて製造さ
れた１ｏ ｏｏ ｉ ′）Ｍ ＠ 膜＊ 有するトラン
ジスタにおける結果と一致した。
以上の様に本発明の方法を用いると、従来法でみられた
Ｍｅ膜厚依存性ははとんどみられず、Ｍ。
Ｍｅ膜厚依存性ははとんどみられず、Ｍ。
膜厚が厚い場合においても十ｉｌＴ試験における閾値電
圧の変動の低減化が可能となりた。この原因ＫＩｌｉし
ては、塊状では明らかではないが、Ｍｅ膜形成時の基板
温度を、従来用いられる基板温度２０ト３００℃に比べ
、はるかに高温、即ちＮｏゲート電極形成後例えばソー
ス、ドレイン層形成のため注入したＡｓの電気的活性化
のためのアニール温度と同程度の温度に保ちながら絨・
Ｍな形成する事が効果があると考えられる。
圧の変動の低減化が可能となりた。この原因ＫＩｌｉし
ては、塊状では明らかではないが、Ｍｅ膜形成時の基板
温度を、従来用いられる基板温度２０ト３００℃に比べ
、はるかに高温、即ちＮｏゲート電極形成後例えばソー
ス、ドレイン層形成のため注入したＡｓの電気的活性化
のためのアニール温度と同程度の温度に保ちながら絨・
Ｍな形成する事が効果があると考えられる。
Ｍ３ｋＡＦｃ緒釆を示した夾−例では、Ｍ＠膜形成時の
基＃ｉ温度としＣｌ０００℃の揚會を示したが、本発明
の効果が現われる原像の基板温度が７００℃であったこ
とからこの温度な下限とし、上限としてはあまり高温で
あると、グー）Ｍａｉｌｌ形成−に形成された、フィー
ルド酸化層下に反転防止のためドープされた不純物の拡
歓による再分布が顕著となる事情から１１００℃に設定
するのが妥当である。
基＃ｉ温度としＣｌ０００℃の揚會を示したが、本発明
の効果が現われる原像の基板温度が７００℃であったこ
とからこの温度な下限とし、上限としてはあまり高温で
あると、グー）Ｍａｉｌｌ形成−に形成された、フィー
ルド酸化層下に反転防止のためドープされた不純物の拡
歓による再分布が顕著となる事情から１１００℃に設定
するのが妥当である。
Ｊｌ１図は、Ｍｏゲート及び８１ゲー）ＭＯＢ）ランジ
スタの十ＢＴ試験による―値電圧東動のストレス印加時
間依存性結果を示したもので、嬉２図は従来法を用いて
製造された１０００．３０００． ａｏｏｏｉの〜１ｏ
ｆｉ厚を有するＭ・グー）Ｍｏ８）ｊンジスタの＋ｉｌ
Ｔ試験による閾値電圧変動のストレス印加時間依存性の
一定結果な示したもので、第３図は事始−の方法を用い
て製造された１０００．３０００゜５ｏｏｏ ＬのＭ・
膜厚を有するＭ・グー）Ｍｏ８）ツンジスタの＋ＢＴ試
験による閾値電圧変動のストレス印加時間依存性の一定
結果を示したものである。 寥１図 又←しス叫間（８４固） 又トレス卵刀口時Ｆ／］（時１ｆｌ） 又トレス、〔Ｐカロ日今ｒＡ＜ｇ寺間）３２２−
スタの十ＢＴ試験による―値電圧東動のストレス印加時
間依存性結果を示したもので、嬉２図は従来法を用いて
製造された１０００．３０００． ａｏｏｏｉの〜１ｏ
ｆｉ厚を有するＭ・グー）Ｍｏ８）ｊンジスタの＋ｉｌ
Ｔ試験による閾値電圧変動のストレス印加時間依存性の
一定結果な示したもので、第３図は事始−の方法を用い
て製造された１０００．３０００゜５ｏｏｏ ＬのＭ・
膜厚を有するＭ・グー）Ｍｏ８）ツンジスタの＋ＢＴ試
験による閾値電圧変動のストレス印加時間依存性の一定
結果を示したものである。 寥１図 又←しス叫間（８４固） 又トレス卵刀口時Ｆ／］（時１ｆｌ） 又トレス、〔Ｐカロ日今ｒＡ＜ｇ寺間）３２２−
Claims (1)
- モリプデ／ゲー）ＭＯＳ）ランジスタを含む半導体装置
の製造方法において、ゲート電極となるモリブデン膜の
形成を基板温度を７００〜１１００’Ｃの範囲に保ちな
がら行うことを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7489382A JPS58191473A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7489382A JPS58191473A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191473A true JPS58191473A (ja) | 1983-11-08 |
Family
ID=13560512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7489382A Pending JPS58191473A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147136A (ja) * | 1984-01-11 | 1985-08-03 | Hitachi Ltd | 半導体装置用電極・配線 |
-
1982
- 1982-05-04 JP JP7489382A patent/JPS58191473A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147136A (ja) * | 1984-01-11 | 1985-08-03 | Hitachi Ltd | 半導体装置用電極・配線 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0377329A (ja) | 半導体装置の製造方法 | |
| JPS58191473A (ja) | 半導体装置の製造方法 | |
| KR100250020B1 (ko) | 반도체 소자용 다결정 실리콘 박막 형성 방법(method of forming polycrystalline silicon thin films for semiconductor devices) | |
| JPH0614549B2 (ja) | 薄膜トランジスタ | |
| JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0822991A (ja) | 半導体装置の製造方法 | |
| JPH02298074A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| US3574007A (en) | Method of manufacturing improved mis transistor arrays | |
| JP2000299291A (ja) | 半導体装置の製造方法 | |
| JPS58219759A (ja) | 多結晶シリコン抵抗の製造方法 | |
| JPS6097662A (ja) | 半導体装置の製造方法 | |
| JPS6341063A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPS5940580A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63205962A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JPS592191B2 (ja) | 半導体装置用電極の製造方法 | |
| JPS62285469A (ja) | 半導体装置の製造方法 | |
| JPS63260174A (ja) | 半導体装置の製造方法 | |
| JPS61231765A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0458524A (ja) | 半導体装置の製造方法 | |
| JPH0316118A (ja) | 多結晶Ｓｉ膜の形成方法 | |
| JPS5984472A (ja) | Ｍｏｓ型半導体装置のゲ−ト電極配線 | |
| JPS607126A (ja) | 半導体装置の製造方法 | |
| JPH04105329A (ja) | 半導体装置の製造方法 | |
| JPH05267688A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JPS58191470A (ja) | 半導体装置の製造方法 |