JPS58186967A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁性基板上のシリコン薄膜を能動領域して
ソース、ドレーンがｒ−）に自己整合された電界効果ト
ランジスタ（ＦＩＣ丁）を形成する薄膜半導体装置の製
造方法に関する。
ソース、ドレーンがｒ−）に自己整合された電界効果ト
ランジスタ（ＦＩＣ丁）を形成する薄膜半導体装置の製
造方法に関する。
ガラス基板上に堆積され九シ゛リコン薄膜半導体装置を
製造する上での制約は、ガラスの軟化点が低いため、単
結晶シリコン製造工程で行なれれているような高温処理
（＞１０００℃）が出来ないことである。例えばコーニ
ング７０５９ガラスを基板とし、シリコン薄膜を堆積し
た構造の最鳥耐熱温度は約５−′５０℃である。このよ
うな制約の下で、ソース・ドレーン領域のシリコン膜を
充分に低抵抗化して良好な特性のＦＥＴを得ることは必
ずしも容易ではない。
製造する上での制約は、ガラスの軟化点が低いため、単
結晶シリコン製造工程で行なれれているような高温処理
（＞１０００℃）が出来ないことである。例えばコーニ
ング７０５９ガラスを基板とし、シリコン薄膜を堆積し
た構造の最鳥耐熱温度は約５−′５０℃である。このよ
うな制約の下で、ソース・ドレーン領域のシリコン膜を
充分に低抵抗化して良好な特性のＦＥＴを得ることは必
ずしも容易ではない。
ソース、ドレーンのシリコン膜の低抵抗化については、
本発明箸らは先に、イオン注入と熱処理の組合せでシー
ト抵抗値（β、）をＩＫΩ／口以下にすることが可能で
あることを明らかにした。この場合、熱処理条件は、低
抵抗Ｎ＋型シリコン膜を得るためには、５００℃、１０
時間以上としており、との条件では、ガラス基板には何
ら変形は起らず、フォトリソグラフィに問題はない。
本発明箸らは先に、イオン注入と熱処理の組合せでシー
ト抵抗値（β、）をＩＫΩ／口以下にすることが可能で
あることを明らかにした。この場合、熱処理条件は、低
抵抗Ｎ＋型シリコン膜を得るためには、５００℃、１０
時間以上としており、との条件では、ガラス基板には何
ら変形は起らず、フォトリソグラフィに問題はない。
一方、シリコン薄膜Ｆｌ’ｒ０４１性、峙に動作速度を
向上させるためＫは、ソース、ドレーン領域をイオン注
入による自己整合法によって作製することが望ましい。
向上させるためＫは、ソース、ドレーン領域をイオン注
入による自己整合法によって作製することが望ましい。
上述し良熱Ｊ６ｍ条件下では、自己警音化が可能ｔｒ−
）ｔ＠材料は極めて限定されてくる。電極材料の条件は
、ＩＩｌに低抵抗であること、第２にリソグラフィが容
異なこと、第３にｒ−）絶縁膜、特に二酸化ケイ素（８
１０＊）と反応しないこと、第４に酸化しにくいこと等
である。これらの条件のいくつかを満す材料ｌとして、
多結晶シリコン、アルミニウム、モリブデン、モリブデ
ンシリサイド等がある。しかし、シート抵抗ＩＱｚ句以
下の低抵抗化が可能であ〉、シかも５ｏｏｃｏｉｉ度で
長時間処理しても８１０．と全く反応しない材料となる
と、客易に見つけ出す仁とは出来ない。４１に１０００
Ｘ以下の薄いＳｔＯ，膜をｒ−）絶縁膜として用いるＦ
ＩＴは、ｒ−）電極材料とａｔＯ，との反応は、実効的
なｒ−ト絶縁膜厚を薄くすることにな〉、ｅ−）耐圧の
低下、ひいて線短絡を引き起すζ〔発明の目的〕 本発明は上記の如き問題を解決し、絶縁性基板上のシリ
コン薄膜を用いて、自己整合法を適用して良好な特性の
ＦＩＴを得ることを可能とした薄膜半導体装置の製造方
法を提供するものである。
）ｔ＠材料は極めて限定されてくる。電極材料の条件は
、ＩＩｌに低抵抗であること、第２にリソグラフィが容
異なこと、第３にｒ−）絶縁膜、特に二酸化ケイ素（８
１０＊）と反応しないこと、第４に酸化しにくいこと等
である。これらの条件のいくつかを満す材料ｌとして、
多結晶シリコン、アルミニウム、モリブデン、モリブデ
ンシリサイド等がある。しかし、シート抵抗ＩＱｚ句以
下の低抵抗化が可能であ〉、シかも５ｏｏｃｏｉｉ度で
長時間処理しても８１０．と全く反応しない材料となる
と、客易に見つけ出す仁とは出来ない。４１に１０００
Ｘ以下の薄いＳｔＯ，膜をｒ−）絶縁膜として用いるＦ
ＩＴは、ｒ−）電極材料とａｔＯ，との反応は、実効的
なｒ−ト絶縁膜厚を薄くすることにな〉、ｅ−）耐圧の
低下、ひいて線短絡を引き起すζ〔発明の目的〕 本発明は上記の如き問題を解決し、絶縁性基板上のシリ
コン薄膜を用いて、自己整合法を適用して良好な特性の
ＦＩＴを得ることを可能とした薄膜半導体装置の製造方
法を提供するものである。
本発明は、絶縁性基板上のシリコン薄膜を用いてＦＩＴ
を作るに際し、ダート電極材料として、アルミニウムー
シリコン（Ａｔ−５ｓ ）合金を用い、このｆ−１電極
をイオン注入マスクとし行なうものである。Ａｊ−８１
合金の８１含有量は０．５〜ｉ ｗｔ優が好ましい。
を作るに際し、ダート電極材料として、アルミニウムー
シリコン（Ａｔ−５ｓ ）合金を用い、このｆ−１電極
をイオン注入マスクとし行なうものである。Ａｊ−８１
合金の８１含有量は０．５〜ｉ ｗｔ優が好ましい。
本発明により、ガラス基板上のシリコン薄膜ＦＥＴをイ
オン注入による自己整合法によって製造することが可能
になり九。Ａｔ−８１合金をｒ−ト電極として用い九Ｆ
ΣＴは、イオン注入後、５５０℃、２０時時間上熱熟思
しても、ｒ−）耐圧の劣化あるいはｒ−）−チャンネル
閾Ｏ煙絡という現象紘起らない。このように、ムシ−８
１合金は、シリコン薄膜ＦＷ’ｒＯイオン注入のマスク
、 ｆ −）電極として有用であ）、熱魁環によってｅ
−）酸化膜と反応する仁ともない。そしてムＺ−ａｔ合
金ｒ−）電極を用いて自己整合法を適用したＦ Ｗ Ｔ
ａ、’−ト電極−ドレーン、？−）電極−ソース関Ｏ
幾何学的な重な）を０．２岸蹴以下として優れ九特性が
得られる。
オン注入による自己整合法によって製造することが可能
になり九。Ａｔ−８１合金をｒ−ト電極として用い九Ｆ
ΣＴは、イオン注入後、５５０℃、２０時時間上熱熟思
しても、ｒ−）耐圧の劣化あるいはｒ−）−チャンネル
閾Ｏ煙絡という現象紘起らない。このように、ムシ−８
１合金は、シリコン薄膜ＦＷ’ｒＯイオン注入のマスク
、 ｆ −）電極として有用であ）、熱魁環によってｅ
−）酸化膜と反応する仁ともない。そしてムＺ−ａｔ合
金ｒ−）電極を用いて自己整合法を適用したＦ Ｗ Ｔ
ａ、’−ト電極−ドレーン、？−）電極−ソース関Ｏ
幾何学的な重な）を０．２岸蹴以下として優れ九特性が
得られる。
以下に図面を参照して本発明ＯＩＩ施例を述べる。第１
図は、ガラス基板ｌ上Ｋ Ｏ，８〜Ｇ、７μ罵゛ の厚
さのシリコン薄膜２を堆積し友後、これを島状に残して
ノ４ター二ンダし、更に１５００χの厚さの８１〜膜で
全面を被覆し良状態を示す。
図は、ガラス基板ｌ上Ｋ Ｏ，８〜Ｇ、７μ罵゛ の厚
さのシリコン薄膜２を堆積し友後、これを島状に残して
ノ４ター二ンダし、更に１５００χの厚さの８１〜膜で
全面を被覆し良状態を示す。
第２図は、この後、ムシ−８１合金（ａｓ ｘ、ｚ ａ
ｔＯ）からなるｒ−ト電極４を形成し、これをマスクに
ソース領域６、ドレーン領域ＩＫ不純物のイオン注入５
を竹なっている様子である。即ち第１図の状態の試料全
面に、スフ４ツタリング法によりムを−１合金をおよそ
０．８声胤の厚さで堆積する。次に所定の寸法Ｋ）’ｌ
”−）長、ｒ−）幅になるようフォトリングラフィによ
ってレジストを残す。ｈｔ−引合金のエツチングは、燐
−系エッチャントで行なうが、シリコンの残存物の除去
には、ＣＤＥ（ケ宅カルドライエツチング）法を用いる
。このようにして、所定の寸法のｒ−ト電極４が形成さ
れる。ソース、ドレーンには、ＦＷＴの動作モードに応
じて種々の不純物がイオン注入されるが、ｒ−）電極４
は、イオンビーム５に対して極めて喪好なマスク効果を
示す。
ｔＯ）からなるｒ−ト電極４を形成し、これをマスクに
ソース領域６、ドレーン領域ＩＫ不純物のイオン注入５
を竹なっている様子である。即ち第１図の状態の試料全
面に、スフ４ツタリング法によりムを−１合金をおよそ
０．８声胤の厚さで堆積する。次に所定の寸法Ｋ）’ｌ
”−）長、ｒ−）幅になるようフォトリングラフィによ
ってレジストを残す。ｈｔ−引合金のエツチングは、燐
−系エッチャントで行なうが、シリコンの残存物の除去
には、ＣＤＥ（ケ宅カルドライエツチング）法を用いる
。このようにして、所定の寸法のｒ−ト電極４が形成さ
れる。ソース、ドレーンには、ＦＷＴの動作モードに応
じて種々の不純物がイオン注入されるが、ｒ−）電極４
は、イオンビーム５に対して極めて喪好なマスク効果を
示す。
本実施例では、憐イオンを１５０ Ｋ＠Ｖの加速エネル
ギーでシリコン中の注入量がおよそ２ Ｘ １ ｏ”、
Ａｄ Ｋなる注入し九。引きつつき、注入燐原子の電気
的活性化の丸めに、５００℃。
ギーでシリコン中の注入量がおよそ２ Ｘ １ ｏ”、
Ａｄ Ｋなる注入し九。引きつつき、注入燐原子の電気
的活性化の丸めに、５００℃。
２０時間の熱処理を窒素中で行なった。熱処理後、ｒ−
ト電＆４−シリコン薄膜２間の耐圧を測定し友ところ、
１２０Ｖ以上の値を示し、ｒ−ト電極４とｒ−ト酸化属
との関には何ら問題が無いことが分つ九。１九、ソース
領域６およびドレーン領域１は、シート抵抗８０Ｇ−１
０００Ω／口の低抵抗Ｎ＋シリコンに＆つていた。第３
１１は、熱処理後の試料にソース電極１およびドレーン
電極９を形成し、Ｆ鳶！が完成した状態を示す。
ト電＆４−シリコン薄膜２間の耐圧を測定し友ところ、
１２０Ｖ以上の値を示し、ｒ−ト電極４とｒ−ト酸化属
との関には何ら問題が無いことが分つ九。１九、ソース
領域６およびドレーン領域１は、シート抵抗８０Ｇ−１
０００Ω／口の低抵抗Ｎ＋シリコンに＆つていた。第３
１１は、熱処理後の試料にソース電極１およびドレーン
電極９を形成し、Ｆ鳶！が完成した状態を示す。
こうして本実施例によれば、シリコン薄膜を用いて、単
結晶シリコンの場合と同様の自己整合法を適用して、ｒ
−ト耐圧Ｏ劣化をも九らすことなくソース、ドレーン領
域の低抵抗化を図った優れ九特性のＷＥＴを得ることが
できる。
結晶シリコンの場合と同様の自己整合法を適用して、ｒ
−ト耐圧Ｏ劣化をも九らすことなくソース、ドレーン領
域の低抵抗化を図った優れ九特性のＷＥＴを得ることが
できる。
第１図〜第３図は本発明の一実施例の製造工程を説明す
る丸めの図である。 １・・・ガラス基板、２・・・シリコン薄膜、３・・・
８１０゜膜、４・・・＊Ｚ−ａｔ合金ｒ−合金極−１・
・・不純物イオンビーム、６・・・ソース領域、ｙ−・
・ドレーン領域、８・・・ソース電極、ｔ・・・ドレー
ン電極。 第１図 ３３９−
る丸めの図である。 １・・・ガラス基板、２・・・シリコン薄膜、３・・・
８１０゜膜、４・・・＊Ｚ−ａｔ合金ｒ−合金極−１・
・・不純物イオンビーム、６・・・ソース領域、ｙ−・
・ドレーン領域、８・・・ソース電極、ｔ・・・ドレー
ン電極。 第１図 ３３９−
Claims (2)
- （１） 絶縁性基板上に堆積され九シリコン薄膜を能
動領域とした電界効果トランジスタを形威ｊる際、ｒ−
）電極としてムｔ−ａｔ合金を用い、このダート電極を
イオン注入ＯＹスタとして不純物のイオン注入を行って
ソースおよびドレーン領域を形威すゐことを特徴とする
薄膜半導体装置６製造方法。 - （２） Ａｔ−旧合金は組を０．５〜２ ｖｔ９ｇ含
むものである特許請求の範囲第１項記載の薄膜半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6884382A JPS58186967A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6884382A JPS58186967A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186967A true JPS58186967A (ja) | 1983-11-01 |
Family
ID=13385371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6884382A Pending JPS58186967A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186967A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104432A (ja) * | 1992-09-18 | 1994-04-15 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024080A (ja) * | 1973-06-29 | 1975-03-14 | ||
| JPS5380182A (en) * | 1976-12-25 | 1978-07-15 | Seiko Epson Corp | Semiconductor device |
| JPS553652A (en) * | 1978-06-22 | 1980-01-11 | Citizen Watch Co Ltd | Mnos memory device |
| JPS5691276A (en) * | 1979-12-25 | 1981-07-24 | Citizen Watch Co Ltd | Display panel |
-
1982
- 1982-04-26 JP JP6884382A patent/JPS58186967A/ja active Pending
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