JPH0437163A - 半導体装置 - Google Patents
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- JPH0437163A JPH0437163A JP2143567A JP14356790A JPH0437163A JP H0437163 A JPH0437163 A JP H0437163A JP 2143567 A JP2143567 A JP 2143567A JP 14356790 A JP14356790 A JP 14356790A JP H0437163 A JPH0437163 A JP H0437163A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の構造、特に抵抗素子の構造に関
する。
する。
［従来の技術］
高融点金属とシリコンの化合物であるシリサイドを不純
物拡散層表面に有する半導体装置における、従来の、不
純物拡散層を用いた抵抗素子の構造断面図を第３図に示
す。
物拡散層表面に有する半導体装置における、従来の、不
純物拡散層を用いた抵抗素子の構造断面図を第３図に示
す。
Ｎ型半導体基板１の主表面に、Ｐ型不純物拡散層２より
成る抵抗素子が形成されており、その電極引出し領域の
表面には高融点金属とシリコンの化合物であるシリサイ
ド３が形成されている。
成る抵抗素子が形成されており、その電極引出し領域の
表面には高融点金属とシリコンの化合物であるシリサイ
ド３が形成されている。
方、電極引出し領域以外の部分にはシリサイドが形成さ
れていない。これは、抵抗素子の表面に抵抗値の低いシ
リサイドが形成されるのを防ぐために、高融点金属を基
板上に付着する前に、抵抗素子の表面を約２００への二
酸化珪素膜４で覆っているためである。
れていない。これは、抵抗素子の表面に抵抗値の低いシ
リサイドが形成されるのを防ぐために、高融点金属を基
板上に付着する前に、抵抗素子の表面を約２００への二
酸化珪素膜４で覆っているためである。
［発明が解決しようとする課題］
しかし上記のように、抵抗素子の表面は二酸化珪素膜で
覆い、シリサイドを形成する部分は覆わないとするため
には、デポジション工程、フオトリソ工程、エツチング
工程が必要となり、工程槽となる。
覆い、シリサイドを形成する部分は覆わないとするため
には、デポジション工程、フオトリソ工程、エツチング
工程が必要となり、工程槽となる。
また、抵抗素子の表面を覆う二酸化珪素膜の膜厚が薄い
と、高融点金属とシリコンが反応してシリサイドを形成
してしまい、逆に、二酸化珪素膜の膜厚が厚いと、シリ
サイドを形成する部分の二酸化珪素膜をエツチングして
も、その部分に二酸化珪素膜が残ってしまい、シリサイ
ドが形成されないという現象が起こってしまう。更に、
二酸化珪素膜が厚いと、この二酸化珪素膜を透過膜とし
てイオン打ち込みを行った時、打ち込まれた不純物の入
り込みが悪くなってしまう。このように、二酸化珪素膜
の膜厚の変化によって、数々の不具合が生じてしまう。
と、高融点金属とシリコンが反応してシリサイドを形成
してしまい、逆に、二酸化珪素膜の膜厚が厚いと、シリ
サイドを形成する部分の二酸化珪素膜をエツチングして
も、その部分に二酸化珪素膜が残ってしまい、シリサイ
ドが形成されないという現象が起こってしまう。更に、
二酸化珪素膜が厚いと、この二酸化珪素膜を透過膜とし
てイオン打ち込みを行った時、打ち込まれた不純物の入
り込みが悪くなってしまう。このように、二酸化珪素膜
の膜厚の変化によって、数々の不具合が生じてしまう。
高融点金属とシリコンの化合物であるシリサイドを不純
物拡散層表面に有する半導体装置において、従来の構造
で不純物拡散層を抵抗素子として使用する場合には、上
記のような問題点を有していた。
物拡散層表面に有する半導体装置において、従来の構造
で不純物拡散層を抵抗素子として使用する場合には、上
記のような問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、高融点金属とシリコン
の化合物であるシリサイドを不純物拡散層表面に有する
半導体装置において、抵抗素子形成のために工程槽を招
かず、かつ抵抗素子形成プロセスでのばらつきが、抵抗
素子あるいはトランジスタ等の特性に影響を与えない半
導体装置を提供するところにある。
ので、その目的とするところは、高融点金属とシリコン
の化合物であるシリサイドを不純物拡散層表面に有する
半導体装置において、抵抗素子形成のために工程槽を招
かず、かつ抵抗素子形成プロセスでのばらつきが、抵抗
素子あるいはトランジスタ等の特性に影響を与えない半
導体装置を提供するところにある。
［課題を解決するための手段］
本発明の半導体装置は、高融点金属とシリコンの化合物
であるシリサイドを不純物拡散層表面に有する半導体装
置において、第１導電型半導体基板の主表面に、第２導
電型不純物層からなる抵抗素子が形成されており、電極
引出し部を除く該抵抗素子上には、絶縁膜を介して多結
晶シリコン膜が形成されており、該多結晶シリコン膜表
面にはシリサイドが形成されていることを特徴とする。
であるシリサイドを不純物拡散層表面に有する半導体装
置において、第１導電型半導体基板の主表面に、第２導
電型不純物層からなる抵抗素子が形成されており、電極
引出し部を除く該抵抗素子上には、絶縁膜を介して多結
晶シリコン膜が形成されており、該多結晶シリコン膜表
面にはシリサイドが形成されていることを特徴とする。
［実施例］
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明による半導体装置の構造断面図である
。
。
Ｎ型半導体基板１の主表面に、Ｐ型不純物拡散層２から
成る抵抗素子７とＰチャンネルＭＯＳＦＥＴ８が形成さ
れている。
成る抵抗素子７とＰチャンネルＭＯＳＦＥＴ８が形成さ
れている。
ＰチャンネルＭＯＳＦＥＴ８のソース、ドレイン９表面
及び多結晶シリコンから成るゲート電極１０表面、及び
抵抗素子７の電極引出し領域１１表面及び抵抗素子７上
に配置された多結晶シリコン膜１２表面にはチタンシリ
サイド３が形成されている。
及び多結晶シリコンから成るゲート電極１０表面、及び
抵抗素子７の電極引出し領域１１表面及び抵抗素子７上
に配置された多結晶シリコン膜１２表面にはチタンシリ
サイド３が形成されている。
次に、本発明の半導体装置の製造方法の一実施例を第２
図（ａ）〜（ｅ）に基づき説明する。
図（ａ）〜（ｅ）に基づき説明する。
まず、第２図（ａ）の様に、素子分離膜５を形成したＮ
型シリコン基板１の主表面に、抵抗素子７となるＰ型不
純物拡散層２を、レジストマスク１３を用いたイオン打
ち込み法で形成する。打ち込むイオンは例えばボロンイ
オンであり、３５ＫｅＶのエネルギーで１ ｘ １０
”７ｃｍ２打ち込む。
型シリコン基板１の主表面に、抵抗素子７となるＰ型不
純物拡散層２を、レジストマスク１３を用いたイオン打
ち込み法で形成する。打ち込むイオンは例えばボロンイ
オンであり、３５ＫｅＶのエネルギーで１ ｘ １０
”７ｃｍ２打ち込む。
次にゲート酸化膜１４を形成し、次に化学的気相成長法
により約０．４μｍの多結晶シリコンを形成し、フォト
リソ、エツチング法により、ＰチャンネルＭＯＳＦＥＴ
８のゲート電極１０及び抵抗素子７上の多結晶シリコン
膜１２を形成する。
により約０．４μｍの多結晶シリコンを形成し、フォト
リソ、エツチング法により、ＰチャンネルＭＯＳＦＥＴ
８のゲート電極１０及び抵抗素子７上の多結晶シリコン
膜１２を形成する。
この状態を第２図（ｂ）に示す。
次に、弗化ボロンイオンを８０ＫｅＶのエネルギーで１
ｘ １０ ”／ ｃｍ２打ち込み、ＰチャンネルＮ１
０３ＦＥＴのソース、トレインのオフセット領域及び抵
抗素子７の電極引出し部１１となる薄いＰ型不純物拡散
Ｍ１５を形成する。この状態を第２図（ｃ）に示す。
ｘ １０ ”／ ｃｍ２打ち込み、ＰチャンネルＮ１
０３ＦＥＴのソース、トレインのオフセット領域及び抵
抗素子７の電極引出し部１１となる薄いＰ型不純物拡散
Ｍ１５を形成する。この状態を第２図（ｃ）に示す。
次に、化学的気相成長法により約０５μｍの二酸化珪素
膜を形成し、反応性イオンエツチング法により異方的に
二酸化珪素膜をエツチングして、Ｐチャンネルｈ＋ Ｏ
Ｓ Ｆ Ｅ Ｔ ８のケート電極１０の側壁部及び抵抗
素子７上の多結晶シリコン膜１２の側壁部にのみ二酸化
珪素膜１６を残す。そして、Ｐチャンネルｘ＋ ＯＳ
ＦＥ Ｔのソース、ドレイン９及び抵抗素子７の電極引
出し部１１を、イオン打ち込み法で形成する。打ち込む
イオンは弗化ボロンイオンであり、８０ＫｅＶのエネル
ギーで１×ｌ Ｑ Ｉ Ｓ ／ ｃｍ ２打ち込む。こ
の状態を第２図（ｄ）に示す。
膜を形成し、反応性イオンエツチング法により異方的に
二酸化珪素膜をエツチングして、Ｐチャンネルｈ＋ Ｏ
Ｓ Ｆ Ｅ Ｔ ８のケート電極１０の側壁部及び抵抗
素子７上の多結晶シリコン膜１２の側壁部にのみ二酸化
珪素膜１６を残す。そして、Ｐチャンネルｘ＋ ＯＳ
ＦＥ Ｔのソース、ドレイン９及び抵抗素子７の電極引
出し部１１を、イオン打ち込み法で形成する。打ち込む
イオンは弗化ボロンイオンであり、８０ＫｅＶのエネル
ギーで１×ｌ Ｑ Ｉ Ｓ ／ ｃｍ ２打ち込む。こ
の状態を第２図（ｄ）に示す。
次に、６００〜１０００へのチタンをスパッタ法で形成
し、ハロゲンランプを用い７００〜８００℃でアニール
を行なうことで、チタンは下層のシリコン及び多結晶シ
リコンと反応しチタンシリサイド３を形成する。素子分
離膜５及び多結晶シリコン側壁部の二酸化珪素膜１６上
の未反応チタンはアンモニア、過酸化水素の混合液でエ
ツチング除去する。この状態を第２図（ｅ）に示す。
し、ハロゲンランプを用い７００〜８００℃でアニール
を行なうことで、チタンは下層のシリコン及び多結晶シ
リコンと反応しチタンシリサイド３を形成する。素子分
離膜５及び多結晶シリコン側壁部の二酸化珪素膜１６上
の未反応チタンはアンモニア、過酸化水素の混合液でエ
ツチング除去する。この状態を第２図（ｅ）に示す。
その後は、通常のＭＯ８ＦＥＴ形成プロセスを通して、
第１図に示す本発明の実施例の構造を得ることができる
。
第１図に示す本発明の実施例の構造を得ることができる
。
本実施例により、シート抵抗がおよそＩＫ％の抵抗素子
を形成できる。
を形成できる。
以上実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、例えば、抵抗素子の
形成に使用するＰ型不純物イオンはボロンイオンであっ
てもよく、また抵抗素子がＮ型不純物拡散層から成る場
合であっても、本発明を適用できる。
実施例に限定されるものではなく、例えば、抵抗素子の
形成に使用するＰ型不純物イオンはボロンイオンであっ
てもよく、また抵抗素子がＮ型不純物拡散層から成る場
合であっても、本発明を適用できる。
また、シリサイドを形成する高融点金属は、チタン以外
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
［発明の効果］
以上述べたように本発明によれば、高融点金属とシリコ
ンの化合物であるシリサイドを不純物拡散層表面に有す
る半導体装置において、不純物拡散層を抵抗素子として
用いる場合、工程が増えることなしに、表面にシリサイ
ドが形成されない抵抗素子を形成する事ができ、また、
その過程でのプロセスばらつきが、抵抗素子やその他ト
ランジスタ等の特性に影響を与えないという多大な効果
を有する。
ンの化合物であるシリサイドを不純物拡散層表面に有す
る半導体装置において、不純物拡散層を抵抗素子として
用いる場合、工程が増えることなしに、表面にシリサイ
ドが形成されない抵抗素子を形成する事ができ、また、
その過程でのプロセスばらつきが、抵抗素子やその他ト
ランジスタ等の特性に影響を与えないという多大な効果
を有する。
第１図は、本発明の半導体装置の構造を示す断面図であ
る。 第２図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・Ｎ型半導体基板 ２・・・Ｐ型不純物拡散層 ３・・・シリサイド 二酸化珪素膜 素子分離膜 引出し電極 抵抗素子 Ｐチャンネ）Ｌ、 Ｍ ＯＳ Ｆ Ｅ ＴＰチャンネル
ＭＯＳＦＥＴのソース。 ドレイン １０・・・ＰチャンネルＭＯ３ＦＥＴのゲート電極 抵抗素子の電極引出し領域 抵抗素子上の多結晶シリコン フォトレジスト ゲート酸化膜 薄いＰ型不純物拡散層 多結晶シリコン側壁部の二酸化珪素膜 具 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他１名 巴
る。 第２図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・Ｎ型半導体基板 ２・・・Ｐ型不純物拡散層 ３・・・シリサイド 二酸化珪素膜 素子分離膜 引出し電極 抵抗素子 Ｐチャンネ）Ｌ、 Ｍ ＯＳ Ｆ Ｅ ＴＰチャンネル
ＭＯＳＦＥＴのソース。 ドレイン １０・・・ＰチャンネルＭＯ３ＦＥＴのゲート電極 抵抗素子の電極引出し領域 抵抗素子上の多結晶シリコン フォトレジスト ゲート酸化膜 薄いＰ型不純物拡散層 多結晶シリコン側壁部の二酸化珪素膜 具 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他１名 巴
Claims (1)
- 高融点金属とシリコンの化合物であるシリサイドを不
純物拡散層表面に有する半導体装置において、第１導電
型半導体基板の主表面に、第２導電型不純物層からなる
抵抗素子が形成されており、電極引出し部を除く該抵抗
素子上には、絶縁膜を介して多結晶シリコン膜が形成さ
れており、該多結晶シリコン膜表面にはシリサイドが形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143567A JPH0437163A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143567A JPH0437163A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437163A true JPH0437163A (ja) | 1992-02-07 |
Family
ID=15341757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143567A Pending JPH0437163A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472311B1 (en) | 1999-05-12 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing semiconductor device |
-
1990
- 1990-06-01 JP JP2143567A patent/JPH0437163A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472311B1 (en) | 1999-05-12 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing semiconductor device |
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