JPS60734A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS60734A JPS60734A JP10767283A JP10767283A JPS60734A JP S60734 A JPS60734 A JP S60734A JP 10767283 A JP10767283 A JP 10767283A JP 10767283 A JP10767283 A JP 10767283A JP S60734 A JPS60734 A JP S60734A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は二酸化シリコンノー上の電極や配線として高融
点金属を用いた半導体装置およびその製造方法に関する
。
点金属を用いた半導体装置およびその製造方法に関する
。
従来、ＭＯＳ （金属−酸化物一半導体）の電極Ｈび配
線（以下電極と略してづす）には多結晶シリコン（ｐｏ
ｌｙ ８’）が用いられている。しかしながら、ＭＯＳ
ＬＳＩの高集積化と高速化のためには、この電極はｐ
ｏ１ｙｆ３ｉ よシも低抵抗の材料で作られる方が望ま
しい。したがって、該電極の材料として純金属が使えれ
ば理想的であるが、これには次のような問題がある。す
なわち、製造工程における例えばイオン打ち込み層の電
気的活性化などの高温熱処理中に、上記電極としての金
属と絶縁あるいは保護のだめの酸化物層としての二酸化
シリコン（以下５ｊＯ２と称す）とが反応してしまい、
例えばゲート絶縁膜の耐絶縁破壊電圧不良などの素子特
性の劣化を引き起こす心配がある。
線（以下電極と略してづす）には多結晶シリコン（ｐｏ
ｌｙ ８’）が用いられている。しかしながら、ＭＯＳ
ＬＳＩの高集積化と高速化のためには、この電極はｐ
ｏ１ｙｆ３ｉ よシも低抵抗の材料で作られる方が望ま
しい。したがって、該電極の材料として純金属が使えれ
ば理想的であるが、これには次のような問題がある。す
なわち、製造工程における例えばイオン打ち込み層の電
気的活性化などの高温熱処理中に、上記電極としての金
属と絶縁あるいは保護のだめの酸化物層としての二酸化
シリコン（以下５ｊＯ２と称す）とが反応してしまい、
例えばゲート絶縁膜の耐絶縁破壊電圧不良などの素子特
性の劣化を引き起こす心配がある。
本発明は、酸化物層としての二酸化シリコン層上の電極
として高融点金属を用いた半導体装置において１上記金
属と二酸化シリコンとの反応を防止し得る半導体装置お
よびその製造方法を提供することを目的とする。
として高融点金属を用いた半導体装置において１上記金
属と二酸化シリコンとの反応を防止し得る半導体装置お
よびその製造方法を提供することを目的とする。
本発明の半導体装置は、二酸化シリコン層と電極との間
に、二酸化シリコンよりも生成自由エネルギーの絶対値
の小さい酸化物層を厚さ単分子層ケ 以上、Ｊ’ Ｑ ｎ ｍ以下設けたことを特徴とする。
に、二酸化シリコンよりも生成自由エネルギーの絶対値
の小さい酸化物層を厚さ単分子層ケ 以上、Ｊ’ Ｑ ｎ ｍ以下設けたことを特徴とする。
また、本発明の上記半導体装置の製造方法は、二酸化シ
リコン層上に高融点金属を、まず低真空度で蒸着し、次
に高真空度で蒸着して、該二酸化シリコン層と茜融点金
属層との界面に二酸化シリコンよシも生成自由エネルギ
ーの絶対値の小さい酸化物ノーを設けることを特徴とす
る。
リコン層上に高融点金属を、まず低真空度で蒸着し、次
に高真空度で蒸着して、該二酸化シリコン層と茜融点金
属層との界面に二酸化シリコンよシも生成自由エネルギ
ーの絶対値の小さい酸化物ノーを設けることを特徴とす
る。
すなわち、本発明の対象となる半導体素子においては、
前述のようにその製造工程中、金属層と５１０２層とが
接触した状態で高温（約１００００）で加熱される。こ
のとき、本発明に係る８１０２層と金属層との間に介在
させる酸化物の生成自由エネルギーの値が正の場合は安
定ではないので問題外であるが、負でその絶対値が５ｉ
０２よシも太きいときは金属と５ｊ０２とが反応してし
捷うが、そうでない場合には金属と８１０２とは反応し
にくいはずである。
前述のようにその製造工程中、金属層と５１０２層とが
接触した状態で高温（約１００００）で加熱される。こ
のとき、本発明に係る８１０２層と金属層との間に介在
させる酸化物の生成自由エネルギーの値が正の場合は安
定ではないので問題外であるが、負でその絶対値が５ｉ
０２よシも太きいときは金属と５ｊ０２とが反応してし
捷うが、そうでない場合には金属と８１０２とは反応し
にくいはずである。
なお、上記の金属と５ＩＯ２との反応を調べたところ、
金属と８１０２との反応性だけでなく、高温における５
Ｉ０２そのものの安定性がこの反応に関与していると考
えられる。たとえば、８”０２上の金属−が純粋である
方が８１０２の解離が顕著であり、したがって金属と反
応しやすい。このことは、８１０２層の表面近傍への酸
素（以下Ｏと称す）の供給が容易でないことによる。す
なわち、第１図＜ａ＞の断面図に示すように、Ｓ’０２
層１上の金属層（電極）２の金属が純粋で不純物として
の０がないと、８Ｉ０２層１は解離しやすい。これに対
して本発明に係る第１図（ｂ）の断面図に示すように、
８Ｉ０２層１と金属層２との間に酸化物層３が存在する
と、５Ｉ０２層１へのＯの供給が容易であるので、８’
０２層１が解離しにくくなる。ここで、酸化物層３に用
いる酸化物があまシ安定であると、すなわち生成自由エ
ネルギーの絶対値が８ｊ０２よシも犬であると、０の供
給が困難になるため、５ＩＯ２層１の解離抑制の効果は
小さくなる。
金属と８１０２との反応性だけでなく、高温における５
Ｉ０２そのものの安定性がこの反応に関与していると考
えられる。たとえば、８”０２上の金属−が純粋である
方が８１０２の解離が顕著であり、したがって金属と反
応しやすい。このことは、８１０２層の表面近傍への酸
素（以下Ｏと称す）の供給が容易でないことによる。す
なわち、第１図＜ａ＞の断面図に示すように、Ｓ’０２
層１上の金属層（電極）２の金属が純粋で不純物として
の０がないと、８Ｉ０２層１は解離しやすい。これに対
して本発明に係る第１図（ｂ）の断面図に示すように、
８Ｉ０２層１と金属層２との間に酸化物層３が存在する
と、５Ｉ０２層１へのＯの供給が容易であるので、８’
０２層１が解離しにくくなる。ここで、酸化物層３に用
いる酸化物があまシ安定であると、すなわち生成自由エ
ネルギーの絶対値が８ｊ０２よシも犬であると、０の供
給が困難になるため、５ＩＯ２層１の解離抑制の効果は
小さくなる。
以上のことから、生成自由エネルギーの絶対値が５ｊ０
２のそれより小さい酸化物層３が５Ｉ０２層１に接触し
ていれば、Ｓ’０２が解離しにくくなることが期待でき
る。なお、本発明によるこの酸化物層３には、例えばＭ
ｏ、Ｗ、Ｔａ、’ 、［ｉ’ｅ、ｖ。
２のそれより小さい酸化物層３が５Ｉ０２層１に接触し
ていれば、Ｓ’０２が解離しにくくなることが期待でき
る。なお、本発明によるこの酸化物層３には、例えばＭ
ｏ、Ｗ、Ｔａ、’ 、［ｉ’ｅ、ｖ。
Ｎｂ、Ｃｏ、Ｎ ｉ＊Ｍｎ等の酸化物を用いる。
実施例Ｉ
Ｓｉ基板４（第１図（ｂ））上に形成した８１０２層１
上に、蒸着装置を用いてＭＯをまず低真空度（５Ｘ １
０””’ｌ’ｏｒｒ）で厚さ５０ ｍ ｇ ｉ Ｌ、次
ニコノ蒸着装置を高真空度（５Ｘ１０””’ｌ’ｏｒｒ
）になるまで排気し、さらに厚さ３０００層蒸着した。
上に、蒸着装置を用いてＭＯをまず低真空度（５Ｘ １
０””’ｌ’ｏｒｒ）で厚さ５０ ｍ ｇ ｉ Ｌ、次
ニコノ蒸着装置を高真空度（５Ｘ１０””’ｌ’ｏｒｒ
）になるまで排気し、さらに厚さ３０００層蒸着した。
この試料をＸ線光電子分光法で分析すると、ＭＯ／５１
０ｘ界面、すなわち５ＩＯ２層１と金属層２との間には
ＭＯの酸イビ物層３が形成されていることが分かった（
これを試料ｌとする）。
０ｘ界面、すなわち５ＩＯ２層１と金属層２との間には
ＭＯの酸イビ物層３が形成されていることが分かった（
これを試料ｌとする）。
これに対して、は己めから高真空度に排気して５ｉｎｓ
層１上にＭＯを蒸着した場合には、はぼ純粋のＭＯが８
１０２層１上に形成された（これを試料■とする）。
層１上にＭＯを蒸着した場合には、はぼ純粋のＭＯが８
１０２層１上に形成された（これを試料■とする）。
これらの試料１．ＩＩを１１００ｔ：’で高温加熱し、
次にＭＯの金属層２および酸化物層３を除去してから、
Ｘ線光電子分光法により８１０２層１の表面を横面して
その反応性を調べたところ、試料Ｉでｍ熱前との差はほ
とんどなくＭＯとの反応は認められなかったのに対して
、試料■では反応の形跡が認められた。
次にＭＯの金属層２および酸化物層３を除去してから、
Ｘ線光電子分光法により８１０２層１の表面を横面して
その反応性を調べたところ、試料Ｉでｍ熱前との差はほ
とんどなくＭＯとの反応は認められなかったのに対して
、試料■では反応の形跡が認められた。
実施例２
上記Ｍ ｏ ／ Ｓ １０２界面の酸化物層３の厚さを
真空度の調節などによシ、約単分子層の厚さから５９ｎ
ｍまで変化させて形成すると、厚さ１０ｎｍ以上では、
該酸化物層３の上にＭＯの金属層２を蒸着したときに酸
化物層３が剥離しやすくなったが、それ以下では艮好な
接着性を示した。一方、反応性の抑制については、酸化
物層３の厚さが約単分子層の厚さから５Ｑｎｍまでの領
域で効果が認められた。また、金属がＷの場合にも上記
とほぼ同様の結果が得られた。
真空度の調節などによシ、約単分子層の厚さから５９ｎ
ｍまで変化させて形成すると、厚さ１０ｎｍ以上では、
該酸化物層３の上にＭＯの金属層２を蒸着したときに酸
化物層３が剥離しやすくなったが、それ以下では艮好な
接着性を示した。一方、反応性の抑制については、酸化
物層３の厚さが約単分子層の厚さから５Ｑｎｍまでの領
域で効果が認められた。また、金属がＷの場合にも上記
とほぼ同様の結果が得られた。
実施例３
第２図に示すようなＭＯ８素子を実施例１の方法で形成
した。電極２′に用いたＭＯの厚さは３００ｎｍ、Ｍｏ
の酸化物層３′の厚さば３ｎｍで、Ｓｉ基板４′上の５
ｉ０２層１′の厚さは２０ｎｍであった。この本発明に
よる素子１と、Ｍ。
した。電極２′に用いたＭＯの厚さは３００ｎｍ、Ｍｏ
の酸化物層３′の厚さば３ｎｍで、Ｓｉ基板４′上の５
ｉ０２層１′の厚さは２０ｎｍであった。この本発明に
よる素子１と、Ｍ。
の酸化物層３′を形成せず、その他は同様な構成の素子
■とを１０００ｉＧの熱処理を施こした後、ゲート絶縁
膜すなわち８１０２層１′の耐絶縁破壊電圧（２５μＡ
／ ｃｒｔｉの電流が流れ始める電圧）をそれぞれ測
定した。その結果、素子Ｉでは２０ｖ１素子■では１５
Ｖで、本発明の素子Ｉの方が耐絶縁電圧が高いことがわ
かった。なお、その他の素子特性では、本発明による素
子ｌにおいて酸化物層３′を形成したことによる悪影響
は認められなかった。
■とを１０００ｉＧの熱処理を施こした後、ゲート絶縁
膜すなわち８１０２層１′の耐絶縁破壊電圧（２５μＡ
／ ｃｒｔｉの電流が流れ始める電圧）をそれぞれ測
定した。その結果、素子Ｉでは２０ｖ１素子■では１５
Ｖで、本発明の素子Ｉの方が耐絶縁電圧が高いことがわ
かった。なお、その他の素子特性では、本発明による素
子ｌにおいて酸化物層３′を形成したことによる悪影響
は認められなかった。
実施例４
ＭＯあるいはＷを８１０２層１上にｌＱｎｍ以下の厚さ
蒸着した後、空気中で３００〜５００Ｃの温度で加熱す
ると、どちらの金属も完全に酸化された。したがって、
この方法によって８１０２層１上に本発明の酸化物層３
を形成することも可能である。実施例３の構成の素子の
酸化物層３を本実施例の方法で形成したところ、上記の
実施例３における結果とほぼ同様の結果が得られた。
蒸着した後、空気中で３００〜５００Ｃの温度で加熱す
ると、どちらの金属も完全に酸化された。したがって、
この方法によって８１０２層１上に本発明の酸化物層３
を形成することも可能である。実施例３の構成の素子の
酸化物層３を本実施例の方法で形成したところ、上記の
実施例３における結果とほぼ同様の結果が得られた。
実施例５
同一スパッタ装置内のターゲットとして、ＭＯとＷＯ２
の２つを設け、まず、８１０２層１上にＷＯ２を厚さ］
、’ ｎ ｍスパッタ蒸着し、続いて、この酸化物層３
上にＭＯを厚さ３ＱＱｎｍスパッタ蒸着して金属層２を
設けた。この試料ＩＩＩ（Ｍｏ／Ｗ ０３ ／ Ｓ １
０２ ）と、ＭＯだけを８１０２層１上にスパッタ蒸着
した試料ＩＶ （ＭＯ／５ｉ０２ ）とを真空中で約１
２００７：で３０分間加熱した。これらの試料１１１．
ｌＶにおいて、化学的にＭｏ／ Ｗｏ ３あるいはＭｏ
ｆ除去してから、Ｘ線光電子分光法によ９８１０２層１
０表面を検査したところ、試料■で顕著な反応が認めら
れたのに対して、本発明による試料■では反応が認めら
れなかった。
の２つを設け、まず、８１０２層１上にＷＯ２を厚さ］
、’ ｎ ｍスパッタ蒸着し、続いて、この酸化物層３
上にＭＯを厚さ３ＱＱｎｍスパッタ蒸着して金属層２を
設けた。この試料ＩＩＩ（Ｍｏ／Ｗ ０３ ／ Ｓ １
０２ ）と、ＭＯだけを８１０２層１上にスパッタ蒸着
した試料ＩＶ （ＭＯ／５ｉ０２ ）とを真空中で約１
２００７：で３０分間加熱した。これらの試料１１１．
ｌＶにおいて、化学的にＭｏ／ Ｗｏ ３あるいはＭｏ
ｆ除去してから、Ｘ線光電子分光法によ９８１０２層１
０表面を検査したところ、試料■で顕著な反応が認めら
れたのに対して、本発明による試料■では反応が認めら
れなかった。
実施例６
Ｓｉ基板４上に設けた５ｉ０２層１上に、ＭＯ真空度Ｉ
Ｘ １０””Ｔｏｒｒ、蒸着速度０．０１０ｍ／Ｓで
、水晶振動子を用いた膜厚計によりモニタしながら厚さ
Ｑ、５ ｎ ｍ電子線蒸着し、続いて真空度１×１０−
”ｌ’ｏｒｒ、蒸着速度５ ｎ ｍ ／ ｓで厚さ３Ｑ
Ｑｎｍ電子線蒸着した。このようにして作った試料■は
ＭＯ／ＭＯＯＸ／５ｉＯｚ の構造になっており、ｘ＝
２．５でＭＯＯＫの酸化物層３の厚さはＸ線光電子分光
法で測定したところほぼ単分子層の厚さであった。この
試料■χＭ Ｏ／ Ｓ ｊ ０２の構造の試料■とを、
上記実施例４の場合と同様に、１２００ｔｌ：。
Ｘ １０””Ｔｏｒｒ、蒸着速度０．０１０ｍ／Ｓで
、水晶振動子を用いた膜厚計によりモニタしながら厚さ
Ｑ、５ ｎ ｍ電子線蒸着し、続いて真空度１×１０−
”ｌ’ｏｒｒ、蒸着速度５ ｎ ｍ ／ ｓで厚さ３Ｑ
Ｑｎｍ電子線蒸着した。このようにして作った試料■は
ＭＯ／ＭＯＯＸ／５ｉＯｚ の構造になっており、ｘ＝
２．５でＭＯＯＫの酸化物層３の厚さはＸ線光電子分光
法で測定したところほぼ単分子層の厚さであった。この
試料■χＭ Ｏ／ Ｓ ｊ ０２の構造の試料■とを、
上記実施例４の場合と同様に、１２００ｔｌ：。
３０分間の真空熱処理後、５ｉ０２層１の表面状態をＸ
線光電子分光法で調べたところ、本発明による試料■で
は５１０２増１の変質は認められなかったのに対して、
試料■では認められた。
線光電子分光法で調べたところ、本発明による試料■で
は５１０２増１の変質は認められなかったのに対して、
試料■では認められた。
以上のことから、ＳｉＯ２より生成自由エネルギーの絶
対値の小さい不安定な酸化物層３を金属層２と８１０２
層との界面にはさむと、８１０２の解離が抑制され、半
導体装置に用いるのに好ましい８１０ｚと反応しにくい
電極の形成が可能になる。
対値の小さい不安定な酸化物層３を金属層２と８１０２
層との界面にはさむと、８１０２の解離が抑制され、半
導体装置に用いるのに好ましい８１０ｚと反応しにくい
電極の形成が可能になる。
また、現在の技術では、純粋な金属層２の形成は困難で
あるため、金属層２に含まれてしまう不純物の作用によ
シ該金属層３と８１０２層１との反応があまシ問題にな
っていないようなこともあるが、将来、金属蒸着技術が
さらに進歩して、不純物が少ない金属層ができるように
なれば、本発明の有用性はますます増−１Ｊ１１するで
あろう。
あるため、金属層２に含まれてしまう不純物の作用によ
シ該金属層３と８１０２層１との反応があまシ問題にな
っていないようなこともあるが、将来、金属蒸着技術が
さらに進歩して、不純物が少ない金属層ができるように
なれば、本発明の有用性はますます増−１Ｊ１１するで
あろう。
なお、酸化物の中には誘電率の大きいものもあるので、
この物質を用いて上記実施例において誘電率の大きい酸
化物層３を形成すれば、酸化物層３の誘電率を向上させ
ることができる。
この物質を用いて上記実施例において誘電率の大きい酸
化物層３を形成すれば、酸化物層３の誘電率を向上させ
ることができる。
以上述べたように、本発明の半導体装置によれば、５ｉ
０２層と電極である金属層との間に、５ｉ０２よシも生
成自由エネルギーの絶対値の小さい酸化ζ 物を厚さ単分子層以上〆Ｏｎｍ以下設けたことによｆｉ
、５ｉｎ２と金属との反応を防いで、素子特性の劣化を
防止することができる効果がある。
０２層と電極である金属層との間に、５ｉ０２よシも生
成自由エネルギーの絶対値の小さい酸化ζ 物を厚さ単分子層以上〆Ｏｎｍ以下設けたことによｆｉ
、５ｉｎ２と金属との反応を防いで、素子特性の劣化を
防止することができる効果がある。
第１図（ａ）は金属層と５ｉ０２層との間に酸化物層を
はさまない従来の場合の試料の部分断面図、第１図（ｂ
）は金属層と８ｊ０２層との間に酸化物層をはさんだ本
発明による試料の部分断面図、第２図は本発明によるＭ
Ｏ３素子の部分断面図である。 １．１′・・・８１０２層、２・・・金属層、２′・・
・電極、）ｆ’ｉ＋ 固 第 ２ 図
はさまない従来の場合の試料の部分断面図、第１図（ｂ
）は金属層と８ｊ０２層との間に酸化物層をはさんだ本
発明による試料の部分断面図、第２図は本発明によるＭ
Ｏ３素子の部分断面図である。 １．１′・・・８１０２層、２・・・金属層、２′・・
・電極、）ｆ’ｉ＋ 固 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、二酸化シリコン層上の電極および配線の少なくとも
一方に高融点金属を用いた半導体装置において、前記二
酸化シリコン層と前記電極および配線の少なくとも一方
との間に、二酸化シリコンよりも生成自由エネルギーの
絶対値の小さい酸化物層を厚さ単分子層以上５０ｎｍ以
上設けたことを特徴とする半導体装置。 ２、二酸化シリコン層上に高融点金属を、まず低真空度
で蒸着し、次に高真空夏で蒸着して、前記二酸化シリコ
ン層と高融点金属層との界面に二酸化シリコンよりも生
成自由エネルギーの絶対値の小さい酸化物層を設けるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767283A JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767283A JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60734A true JPS60734A (ja) | 1985-01-05 |
| JPH0433129B2 JPH0433129B2 (ja) | 1992-06-02 |
Family
ID=14465068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767283A Granted JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60734A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017509A (en) * | 1988-07-19 | 1991-05-21 | Regents Of The University Of California | Stand-off transmission lines and method for making same |
| US6197702B1 (en) | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| JP2010192766A (ja) * | 2009-02-19 | 2010-09-02 | Tokyo Electron Ltd | 半導体装置の製造方法 |
-
1983
- 1983-06-17 JP JP10767283A patent/JPS60734A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017509A (en) * | 1988-07-19 | 1991-05-21 | Regents Of The University Of California | Stand-off transmission lines and method for making same |
| US6197702B1 (en) | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6503819B2 (en) | 1997-05-30 | 2003-01-07 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6528403B2 (en) | 1997-05-30 | 2003-03-04 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6784116B2 (en) | 1997-05-30 | 2004-08-31 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6987069B2 (en) | 1997-05-30 | 2006-01-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US7122469B2 (en) | 1997-05-30 | 2006-10-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| JP2010192766A (ja) * | 2009-02-19 | 2010-09-02 | Tokyo Electron Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433129B2 (ja) | 1992-06-02 |
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