JPH0433129B2 - - Google Patents
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- JPH0433129B2 JPH0433129B2 JP10767283A JP10767283A JPH0433129B2 JP H0433129 B2 JPH0433129 B2 JP H0433129B2 JP 10767283 A JP10767283 A JP 10767283A JP 10767283 A JP10767283 A JP 10767283A JP H0433129 B2 JPH0433129 B2 JP H0433129B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は二酸化シリコン層上の電極や配線とし
て高融点金属を用いた半導体装置およびその製造
方法に関する。
て高融点金属を用いた半導体装置およびその製造
方法に関する。
従来、MOS（金属−酸化物−半導体）の電極の
および配線（以下電極と略して称す）には多結晶
シリコン（poly Si）が用いられている。しかし
ながら、MOS LSIの高集積化と高速化のために
は、この電極はpoly Siよりも低抵抗の材料で作
られる方が望ましい。したがつて、該電極の材料
として純金属が使えれば理想的であるが、これに
は次のような問題がある。すなわち、製造工程に
おける例えばイオン打ち込み層の電気的活性化な
どの高温熱処理中に、上記電極としての金属と絶
縁あるいは保護のための酸化物層としての二酸化
シリコン（以下SiO2と称す）とが反応してしま
い、例えばゲート絶縁膜の耐絶縁破壊電圧不良な
どの素子特性の劣化を引き起こす心配がある。
および配線（以下電極と略して称す）には多結晶
シリコン（poly Si）が用いられている。しかし
ながら、MOS LSIの高集積化と高速化のために
は、この電極はpoly Siよりも低抵抗の材料で作
られる方が望ましい。したがつて、該電極の材料
として純金属が使えれば理想的であるが、これに
は次のような問題がある。すなわち、製造工程に
おける例えばイオン打ち込み層の電気的活性化な
どの高温熱処理中に、上記電極としての金属と絶
縁あるいは保護のための酸化物層としての二酸化
シリコン（以下SiO2と称す）とが反応してしま
い、例えばゲート絶縁膜の耐絶縁破壊電圧不良な
どの素子特性の劣化を引き起こす心配がある。
本発明は、酸化物層としての二酸化シリコン層
上の電極として高融点金属を用いた半導体装置に
おいて、上記金属の二酸化シリコンとの反応を防
止し得る半導体装置およびその製造方法を提供す
ることを目的とする。
上の電極として高融点金属を用いた半導体装置に
おいて、上記金属の二酸化シリコンとの反応を防
止し得る半導体装置およびその製造方法を提供す
ることを目的とする。
本発明の半導体装置は、二酸化シリコン層と電
極との間に、二酸化シリコンよりも生成自由エネ
ルギーの絶対値の小さい酸化物層を厚さ単分子層
以上50nｍ以下設けたことを特徴とする。
極との間に、二酸化シリコンよりも生成自由エネ
ルギーの絶対値の小さい酸化物層を厚さ単分子層
以上50nｍ以下設けたことを特徴とする。
また、本発明の上記半導体装置の製造方法は、
二酸化シリコン層上に高融点金属を、まず低真空
度で蒸着し、次に高真空度で蒸着して、該二酸化
シリコン層と高融点金属層との界面に二酸化シリ
コンよりも生成自由エネルギーの絶対値の小さい
酸化物層を設けることを特徴とする。
二酸化シリコン層上に高融点金属を、まず低真空
度で蒸着し、次に高真空度で蒸着して、該二酸化
シリコン層と高融点金属層との界面に二酸化シリ
コンよりも生成自由エネルギーの絶対値の小さい
酸化物層を設けることを特徴とする。
すなわち、本発明の対象となる半導体素子にお
いては、前述のようにその製造工程中、金属層と
SiO2層とが接触した状態で高温（約1000℃）で
加熱される。このとき、本発明に係るSiO2層と
金属層との間に介存させる酸化物の生成自由エネ
ルギーの値が正の場合は安定ではないので問題外
であるが、負でその絶対値がSiO2よりも大きい
ときは金属とSiO2とが反応してしまうが、そう
でない場合には金属とSiO2とは反応しにくいは
ずである。
いては、前述のようにその製造工程中、金属層と
SiO2層とが接触した状態で高温（約1000℃）で
加熱される。このとき、本発明に係るSiO2層と
金属層との間に介存させる酸化物の生成自由エネ
ルギーの値が正の場合は安定ではないので問題外
であるが、負でその絶対値がSiO2よりも大きい
ときは金属とSiO2とが反応してしまうが、そう
でない場合には金属とSiO2とは反応しにくいは
ずである。
なお、上記の金属とSiO2との反応を調べたと
ころ、金属とSiO2との反応性だけでなく、高温
におけるSiO2そのものの安定性がこの反応に関
与していると考えられる。たとえば、SiO2上の
金属が純枠である方がSiO2の解離が顕著であり、
したがつて金属と反応しやすい。このことは、
SiO2層の表面近傍への酸素（以下Ｏと称す）の
供給が容易でないことによる。すなわち、第１図
ａの断面図に示すように、SiO2層１上の金属層
（電極）２の金属が純枠で不純物としてのＯがな
いと、SiO2層１は解離しやすい。これに対して
本発明に係る第１図ｂの断面図に示すように、
SiO2層１と金属層２との間に酸化物層３が存在
すると、SiO2層１へのＯの供給が容易であるの
で、SiO2層１が解離しにくくなる。ここで、酸
化物層３に用いる酸化物があまり安定であると、
すなわち生成自由エネルギーの絶対値がSiO2よ
りも大であると、Ｏの供給が困難になるため、
SiO2層１の解離抑制の効果は小さくなる。
ころ、金属とSiO2との反応性だけでなく、高温
におけるSiO2そのものの安定性がこの反応に関
与していると考えられる。たとえば、SiO2上の
金属が純枠である方がSiO2の解離が顕著であり、
したがつて金属と反応しやすい。このことは、
SiO2層の表面近傍への酸素（以下Ｏと称す）の
供給が容易でないことによる。すなわち、第１図
ａの断面図に示すように、SiO2層１上の金属層
（電極）２の金属が純枠で不純物としてのＯがな
いと、SiO2層１は解離しやすい。これに対して
本発明に係る第１図ｂの断面図に示すように、
SiO2層１と金属層２との間に酸化物層３が存在
すると、SiO2層１へのＯの供給が容易であるの
で、SiO2層１が解離しにくくなる。ここで、酸
化物層３に用いる酸化物があまり安定であると、
すなわち生成自由エネルギーの絶対値がSiO2よ
りも大であると、Ｏの供給が困難になるため、
SiO2層１の解離抑制の効果は小さくなる。
以上のことから、生成自由エネルギーの絶対値
がSiO2のそれより小さい酸化物層３がSiO2層１
に接触していれば、SiO2が解離しにくくなるこ
とが期待できる。なお、本発明によるこの酸化物
層３としては、MoもしくはＷの酸化物を用いる
ことができる。
がSiO2のそれより小さい酸化物層３がSiO2層１
に接触していれば、SiO2が解離しにくくなるこ
とが期待できる。なお、本発明によるこの酸化物
層３としては、MoもしくはＷの酸化物を用いる
ことができる。
実施例 １
Si基板４（第１図ｂ）上に形成したSiO2層１
上に、蒸着装置を用いてMoをまず低真空度（５
×10-4Torr）で厚さ5nｍ蒸着し、次にこの蒸着
装置を高真空度（５×10-11Torr）になるまで排
気し、さらに厚さ300nｍ蒸着した。この試料を
Ｘ線光電子分光法で分析すると、Mo／SiO2界
面、すなわちSiO2層１と金属層２との間にはMo
の酸化物層３が形成されていることが分かつた
（これを試料とする）。
上に、蒸着装置を用いてMoをまず低真空度（５
×10-4Torr）で厚さ5nｍ蒸着し、次にこの蒸着
装置を高真空度（５×10-11Torr）になるまで排
気し、さらに厚さ300nｍ蒸着した。この試料を
Ｘ線光電子分光法で分析すると、Mo／SiO2界
面、すなわちSiO2層１と金属層２との間にはMo
の酸化物層３が形成されていることが分かつた
（これを試料とする）。
これに対して、はじめから高真空度に排気して
SiO2層１上にMoを蒸着した場合には、ほぼ純粋
のMoがSiO2層１上に形成された（これに試料
とする）。
SiO2層１上にMoを蒸着した場合には、ほぼ純粋
のMoがSiO2層１上に形成された（これに試料
とする）。
これらの試料，を1100℃で高温加熱し、次
にMoの金属層２および酸化物層３を除去してか
ら、Ｘ線光電子分光法によりSiO2層１の表面を
検査してその反応性を調べたところ、試料では
加熱前との差はほとんどなくMoとの反応は認め
られなかつたのに対して、試料では反応の形跡
が認められた。
にMoの金属層２および酸化物層３を除去してか
ら、Ｘ線光電子分光法によりSiO2層１の表面を
検査してその反応性を調べたところ、試料では
加熱前との差はほとんどなくMoとの反応は認め
られなかつたのに対して、試料では反応の形跡
が認められた。
実施例 ２
上記Mo／SiO2界面の酸化物層３の厚さを真空
度の調節などにより、約単分子層の厚さから50n
ｍまで変化させて形成すると、厚さ10nｍ以上で
は、該酸化物層３の上にMoの金属層２を蒸着し
たときに酸化物層３が剥離しやすくなつたが、そ
れ以下では良好な接着性を示した。一方、反応性
の抑制については、酸化物層３の厚さが約単分子
層の厚さから50nｍまでの領域で効果が認められ
た。また、金属がＷの場合にも上記とほぼ同様の
結果が得られた。
度の調節などにより、約単分子層の厚さから50n
ｍまで変化させて形成すると、厚さ10nｍ以上で
は、該酸化物層３の上にMoの金属層２を蒸着し
たときに酸化物層３が剥離しやすくなつたが、そ
れ以下では良好な接着性を示した。一方、反応性
の抑制については、酸化物層３の厚さが約単分子
層の厚さから50nｍまでの領域で効果が認められ
た。また、金属がＷの場合にも上記とほぼ同様の
結果が得られた。
実施例 ３
第２図に示すようなMOS素子を実施例１の方
法で形成した。電極２′に用いたMoの厚さは
300nｍ、Moの酸化物層３′の厚さは3nｍで、Si
基板４′上のSiO2層１′の厚さは20nｍであつた。
この本発明による素子と、Moの酸化物層３′
を形成せず、その他は同様な構成の素子とを
1000℃の熱処理を施こした後、ゲート絶縁膜すな
わちSiO2層１′の耐絶縁破壊電圧（25μA／cm2の電
流が流れ始める電圧）をそれぞれ測定した。その
結果、素子では20V、素子では15Vで、本発
明の素子の方が耐絶縁電圧が高いことがわかつ
た。なお、その他の素子特性では、本発明による
素子において酸化物層３′を形成したことによ
る悪影響は認められなかつた。
法で形成した。電極２′に用いたMoの厚さは
300nｍ、Moの酸化物層３′の厚さは3nｍで、Si
基板４′上のSiO2層１′の厚さは20nｍであつた。
この本発明による素子と、Moの酸化物層３′
を形成せず、その他は同様な構成の素子とを
1000℃の熱処理を施こした後、ゲート絶縁膜すな
わちSiO2層１′の耐絶縁破壊電圧（25μA／cm2の電
流が流れ始める電圧）をそれぞれ測定した。その
結果、素子では20V、素子では15Vで、本発
明の素子の方が耐絶縁電圧が高いことがわかつ
た。なお、その他の素子特性では、本発明による
素子において酸化物層３′を形成したことによ
る悪影響は認められなかつた。
実施例 ４
MoあるいはＷをSiO2層１上に10nｍ以下の厚
さ蒸着した後、空気中で300〜500℃の温度で加熱
すると、どちらの金属も完全に酸化された。した
がつて、この方法によつてSiO2層１上に本発明
の酸化物層３を形成することも可能である。実施
例３の構成の素子の酸化物層３を本実施例の方法
で形成したところ、上記の実施例３における結果
とほぼ同様の結果が得られた。
さ蒸着した後、空気中で300〜500℃の温度で加熱
すると、どちらの金属も完全に酸化された。した
がつて、この方法によつてSiO2層１上に本発明
の酸化物層３を形成することも可能である。実施
例３の構成の素子の酸化物層３を本実施例の方法
で形成したところ、上記の実施例３における結果
とほぼ同様の結果が得られた。
実施例 ５
同一スパツタ装置内のターゲツトとして、Mo
のWO3の２つを設け、まず、SiO2層１上にWO3
を厚さ1nｍスパツタ蒸着し、続いて、この酸化
物層３上にMoを厚さ300nｍスパツタ蒸着して金
属層２を設けた。この試料（Mo／WO3／
SiO2）と、MoだけをSiO2層１上にスパツタ蒸着
した試料（Mo／SiO2）とを真空中で約1200℃
で30分間加熱した。これらの試料，におい
て、化学的にMo／WO3あるいはMoを除去して
から、Ｘ線光電子分光法によりSiO2層１の表面
を検査したところ、試料で顕著な反応が認めら
れたのに対して、本発明による試料では反応が
認められなかつた。
のWO3の２つを設け、まず、SiO2層１上にWO3
を厚さ1nｍスパツタ蒸着し、続いて、この酸化
物層３上にMoを厚さ300nｍスパツタ蒸着して金
属層２を設けた。この試料（Mo／WO3／
SiO2）と、MoだけをSiO2層１上にスパツタ蒸着
した試料（Mo／SiO2）とを真空中で約1200℃
で30分間加熱した。これらの試料，におい
て、化学的にMo／WO3あるいはMoを除去して
から、Ｘ線光電子分光法によりSiO2層１の表面
を検査したところ、試料で顕著な反応が認めら
れたのに対して、本発明による試料では反応が
認められなかつた。
実施例 ６
Si基板４上に設けたSiO2層１上に、Mo真空度
１×10-6Torr、蒸着速度0.01nｍ／ｓで、水晶振
動子を用いた膜厚計によりモニタしながら厚さ
0.6nｍ電子線蒸着し、続いて真空度１×
10-9Torr、蒸着速度5nｍ／ｓで厚さ300nｍ電子
線蒸着した。このようにして作つた試料Ｖは
Mo／MoOx／SiO2の構造になつており、ｘ2.5
でMoOxの酸化物層３の厚さはＸ線光電子分光法
で測定したところほぼ単分子層の厚さであつた。
この試料ＶとMo／SiO2の構造の試料とを、上
記実施例４の場合と同様に、1200℃，30分間の真
空熱処理後、SiO2層１の表面状態をＸ線光電子
分光法で調べたところ、本発明のよる試料Ｖでは
SiO2層１の変質は認められなかつたのに対して、
試料では認められた。
１×10-6Torr、蒸着速度0.01nｍ／ｓで、水晶振
動子を用いた膜厚計によりモニタしながら厚さ
0.6nｍ電子線蒸着し、続いて真空度１×
10-9Torr、蒸着速度5nｍ／ｓで厚さ300nｍ電子
線蒸着した。このようにして作つた試料Ｖは
Mo／MoOx／SiO2の構造になつており、ｘ2.5
でMoOxの酸化物層３の厚さはＸ線光電子分光法
で測定したところほぼ単分子層の厚さであつた。
この試料ＶとMo／SiO2の構造の試料とを、上
記実施例４の場合と同様に、1200℃，30分間の真
空熱処理後、SiO2層１の表面状態をＸ線光電子
分光法で調べたところ、本発明のよる試料Ｖでは
SiO2層１の変質は認められなかつたのに対して、
試料では認められた。
以上のことから、SiO2より生成自由エネルギ
ーの絶対値の小さい不安定な酸化物層３を金属層
２とSiO2層との界面にはさむと、SiO2の解離が
抑制され、半導体装置に用いるをに好ましい
SiO2と反応しにくい電極の形成が可能となる。
また、現在の技術では、純粋な金属層２の形成は
困難であるため、金属層２に含まれてしまう不純
物の作用により該金属層３とSiO2層１との反応
があまり問題になつていないようなこともある
が、将来、金属蒸着技術がさらに進歩して、不純
物が少ない金属層ができるようになれば、本発明
の有用性はますます増加するであろう。
ーの絶対値の小さい不安定な酸化物層３を金属層
２とSiO2層との界面にはさむと、SiO2の解離が
抑制され、半導体装置に用いるをに好ましい
SiO2と反応しにくい電極の形成が可能となる。
また、現在の技術では、純粋な金属層２の形成は
困難であるため、金属層２に含まれてしまう不純
物の作用により該金属層３とSiO2層１との反応
があまり問題になつていないようなこともある
が、将来、金属蒸着技術がさらに進歩して、不純
物が少ない金属層ができるようになれば、本発明
の有用性はますます増加するであろう。
なお、酸化物の中には誘導率の大きいものもあ
るので、この物質を用いて上記実施例において誘
電率の大きい酸化物層３を形成すれば、酸化物層
３と誘導率を向上させることができる。
るので、この物質を用いて上記実施例において誘
電率の大きい酸化物層３を形成すれば、酸化物層
３と誘導率を向上させることができる。
以上述べたように、本発明の半導体装置によれ
ば、SiO2層と電極である金属層との間に、SiO2
よりも生成自由エネルギーの絶対値の小さい酸化
物を厚さ単分子層以上50nｍ以下設けたことによ
り、SiO2金属との反応を防いで、素子特性の劣
化を防止することができる効果がある。
ば、SiO2層と電極である金属層との間に、SiO2
よりも生成自由エネルギーの絶対値の小さい酸化
物を厚さ単分子層以上50nｍ以下設けたことによ
り、SiO2金属との反応を防いで、素子特性の劣
化を防止することができる効果がある。
第１図ａは金属層とSiO2層との間に酸化物層
をはさまない従来の場合の試料の部分断面図、第
１図ｂは金属層とSiO2層との間に酸化物層をは
さんだ本発明による試料の部分断面図、第２図は
本発明によるMOS素子の部分断面図である。 １，１′……SiO2層、２……金属層、２′……
電極、３，３′……酸化物層、４，４′……Si基
板。
をはさまない従来の場合の試料の部分断面図、第
１図ｂは金属層とSiO2層との間に酸化物層をは
さんだ本発明による試料の部分断面図、第２図は
本発明によるMOS素子の部分断面図である。 １，１′……SiO2層、２……金属層、２′……
電極、３，３′……酸化物層、４，４′……Si基
板。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された二酸化シリコン膜
と、当該二酸化シリコン膜上に形成されたMo膜
もしくはＷ膜からなる電極を具備し、上記二酸化
シリコン膜と上記電極の間には、単分子層以上
50nｍ以下の膜厚を有し、二酸化シリコンよりも
生成自由エネルギーの絶対値が小さい酸化物膜が
介在されていることを特徴とする半導体装置。 ２ 上記酸化物膜は、MoおよびＷからなる群か
ら選ばれた材料の酸化物膜であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３ 二酸化シリコン膜上に高融点金属を堆積する
第１の工程を行なつた後、該第１の工程よりも高
い真空度において、さらに高融点金属を堆積する
第２の工程を行なうことにより、上記二酸化シリ
コン膜と堆積された高融点金属膜の間に、上記高
融点金属の酸化物からなる膜を介在させることを
特徴とする半導体装置の製造方法。 ４ 上記高融点金属膜はMo膜もしくはＷ膜であ
ることを特徴とする特許請求の範囲第３項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767283A JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767283A JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60734A JPS60734A (ja) | 1985-01-05 |
| JPH0433129B2 true JPH0433129B2 (ja) | 1992-06-02 |
Family
ID=14465068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767283A Granted JPS60734A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60734A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017509A (en) * | 1988-07-19 | 1991-05-21 | Regents Of The University Of California | Stand-off transmission lines and method for making same |
| JPH10335652A (ja) | 1997-05-30 | 1998-12-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP5466859B2 (ja) * | 2009-02-19 | 2014-04-09 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-06-17 JP JP10767283A patent/JPS60734A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60734A (ja) | 1985-01-05 |
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