JPS6259467B2 - - Google Patents

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JPS6259467B2
JPS6259467B2 JP53068513A JP6851378A JPS6259467B2 JP S6259467 B2 JPS6259467 B2 JP S6259467B2 JP 53068513 A JP53068513 A JP 53068513A JP 6851378 A JP6851378 A JP 6851378A JP S6259467 B2 JPS6259467 B2 JP S6259467B2
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JP
Japan
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molybdenum
film
phosphorus
insulating film
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JP53068513A
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Nobuo Toyokura
Hiroshi Tokunaga
Shinichi Inoe
Hajime Ishikawa
Masaichi Shinoda
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Fujitsu Ltd
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Priority to DE2911484A priority patent/DE2911484C2/de
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に外
部からの汚染から保護し得、高安定性を有する半
導体装置の構造について一つの提案をするもので
ある。
半導体装置、例えばトランジスタ、集積回路等
は近時ますます小型化、高集積化が要求されると
共に、その安定性、信頼性により高い値が要求さ
れている。
かかる半導体装置の安定性を低下させる一因と
して、半導体素子が外部からのアルカリイオンの
正イオン等によつて汚染されることが知られてい
る。そこでかかる外部からの汚染に対して、従
来、半導体基板の熱酸化処理工程あるいは電極形
成工程において、汚染物質を除去あるいは捕獲し
得る処理を施すことが行なわれている。
すなわち、前記半導体基板の熱酸化処理工程に
あつては、酸化雰囲気中へ塩素(Cl2)を含むガス
を導入して該熱酸化処理を行ない、該半導体基板
表面に形成される酸化皮膜の特に該半導体基板こ
の界面付近に塩素を内蔵させる手段がとられる。
かかる手段は、このような酸化皮膜中の塩素の存
在によつて、該酸化皮膜中へ侵入したナトリウム
(Na+)イオン等の汚染物質を電気的に中性化しよ
うとするものである。
また、前記電極形成工程にあつては、該電極あ
るいは配線層下の絶縁層(半導体基板表面を覆う
絶縁層)、該電極あるいは配線層を被覆するる表
面保護皮膜、あるいは配線層間を絶縁する層間絶
縁層を、燐を一様な濃度で含む燐シリケートガラ
ス(PSG)あるいは窒化シリコン(Si3N4)皮膜か
ら構成する手段がとられる。
かかる手段は、このような燐シリケートガラ
ス、あるいは窒化シリコン皮膜の存在によつて、
ナトリウム(Na+)イオン等の汚染物質の侵入を
遮断あるいは捕獲しようとするものである。
しかしながら、このような従来用いられてきて
いる方法は、一般に工程が複雑化し、工程数が増
加するうえ、その効果が必ずしも充分ではない。
そして、このような耐汚染処理(一般にパツシベ
ーシヨン処理と称する)工程を終了した後であつ
ても、半導体素子は気密封止容器等へ収容され外
部接続端子等が接続されるまでに大気に接触され
るのが一般的であつて、この時、大気中に含まれ
ている汚染物質あるいは水蒸気等が該半導体素子
表面に付着して該半導体素子の安定性を低下させ
る危険性が非常に大きい。
そこで、このような危険性をより低下させるた
めに、前記従来の方法にあつては、一つには半導
体基板の熱酸化処理の際に酸化雰囲気中へ含まれ
る塩素の量を増加させ、形成された酸化皮膜中に
内蔵される塩素の量を増大させるという手段をと
ることができる。しかしながら、このような方法
によれば、半導体基板表面が過剰にエツチングさ
れて表面荒れを生じ、更には該半導体基板表面の
界面準位密度が増加してしまうという大きな欠点
を有する。
また、前記従来の方法にあつて、第二には表面
保護皮膜あるいは層間絶縁層を構成する燐シリケ
ートガラスの、燐濃度を高めるという手段をとる
ことができる。しかしながら、この様な方法によ
れば、該燐シリケートガラスの吸湿性が増大し、
更に分極現象を生じ易くなつてしまうという欠点
を有する。
更に前記従来の方法にあつては、第三には表面
保護皮膜、あるいは層間絶縁層を例えば燐シリケ
ートガラス及び窒化シリコン皮膜の2層あるいは
それ以上の多層構造とするという手段もとること
ができる。しかしながら、この様な方法によれ
ば、これら皮膜あるいは層の厚さが実質的に増加
してしまい、より微細な加工が要求される高集積
半導体素子に対しては適用できないという欠点を
有する。特にMIS型半導体素子を含む半導体素子
においては、例えば100〜500〔Å〕程度の絶縁皮
膜が必要とされ、前述の如き多層構造を適用する
ことは非常に困難である。
本発明はこのような従来のパツシベーシヨン構
造を有する半導体装置の有する欠点を除去し、よ
り簡単な構造をもつて、より安定度の高い半導体
装置の製造方法を提供しようとするものである。
このため本発明によれば、酸化膜で覆われた半
導体基板の該酸化膜上に燐を含有させたモリブデ
ンの金属層を形成し、次いで、該酸化膜中の正イ
オンを捕獲できるに十分な温度にてモリブデン中
の燐をモリブデン金属層と酸化膜との界面におい
て導入する熱処理を施すことを特徴とする半導体
装置の製造方法が提供される。
本発明を実施例をもつて詳細に説明しよう。
本発明の一実施例として、一方の電極としてモ
リブデン(Mo)を使用したMOS型ダイオードを
掲げて説明する。
まず、第1図aに示されるように、比抵抗2
〔Ω・cm〕のP型シリコン(Si)半導体基板11
を2枚準備し、該シリコン半導体基板11に対し
て1000〔℃〕の酸素(O2)雰囲気中で65分の加熱
処理を行なつて、同図bに示されるように該半導
体基板11の表面に厚さ500〔Å〕の二酸化シリ
コン(SiO2)皮膜12を形成した。
次いで、同図cに示されるように、本発明に係
る処理として一方の半導体基板上の前記二酸化シ
リコン皮膜12上に、本発明に係るスパツタリン
グにより燐(P)を含むモリブデン(Mo)13
を厚さ3500〔Å〕に被着した。この結果、形成さ
れたモリブデン層には後の分析の結果1019〜1020
〔個/cm3〕の燐が含まれていた。
また他方の半導体基板上の二酸化シリコン皮膜
上へは、通常のスパツタリング法によりモリブデ
ン層13を厚さ3500〔Å〕に被着した。
この時、該スパツタリング処理は直径4インチ
のモリブデンターゲツトを使用し、本発明に係る
方法においてはその表面の周縁部近傍に、高さ5
〔mm〕、縦5〔mm〕、横5〔mm〕の窒化燐(P3N5
個片をほぼ等間隔に8個載置した。
またスパツタリング電源は周波数13.56〔M
Hz〕電力250〔W〕のものを用い、前記モリブデ
ンターゲツトと被処理半導体基板との間隔を約4
〔cm〕として、約20分間のスパツタリング処理を
行なつて、前述の如く3500〔Å〕というモリブデ
ン層膜厚を得た。
次いで、通常のフオト・エツチング法を適用し
て該モリブデン層13を選択エツチングし、同図
dに示されるように各ダイオード素子上毎に直径
500〔μφ〕の電極14を形成した。
次いで、前記2枚の半導体基板をそれぞれスク
ライブ処理して同図eに示されるように多数の
MOSダイオード素子15に分割した。
しかる後、該MOSダイオード素子を100個毎に
1ロツトとして水素(H2)を5〔%〕含む窒素
(N2)雰囲気中で、種々の温度で、加熱処理を行
ない、各加熱処理温度と該加熱処理後の二酸化シ
リコン皮膜中を移動可能な正イオンの量(正イオ
ン密度)との関係を調査した。
加熱処理温度は700〜1100〔℃〕とされ、各加
熱処理温度において15分間の等時間処理がなされ
た。また、モリブデン電極と半導体基板との間へ
は、該半導体基板を250〔℃〕に加熱しつつ該モ
リブデン電極へ正、半導体基板へ負の電圧を印加
し、二酸化シリコン皮膜中を該モリブデン電極側
から半導体基板側へ流れる正イオン電流量を測定
し、この値をもつて該二酸化シリコン皮膜中を移
動可能な正イオンの量(正イオン密度)を得た。
この結果を第2図に示す。同図において曲線A
は本発明に係る構造を有するMOSダイオードの
特性、曲線Bは従来構造を有するMOSダイオー
ドの特性である。
この結果より明らかな如く、本発明に係る構造
を有するMOSダイオードは、800〜1000〔℃〕の
加熱処理温度を施した場合、二酸化シリコン皮膜
中における正イオン密度が、従来構造を有する
MOSダイオードに比較して1/10〜1/100とはるか
に低い。特に900〜1000〔℃〕の加熱処理温度に
おいては、その絶対量が1010〜5×109〔個/
cm2〕と低く、本発明の効果は明らかである。
このように二酸化シリコン皮膜中における移動
可能な正イオンの量が少ないということは、該正
イオンが該二酸化シリコン皮膜中を移動して半導
体基板表面近傍に達し、該半導体基板表面に影響
を与えて該半導体基板の表面状態を変化させる
(例えばP型半導体基板であればその表面をN型
化する)現象を生ずる可能性がより少ないという
ことである。
このように、本発明において二酸化シリコン皮
膜中における移動可能な正イオンの量を減少させ
得るのは、前述の如くモリブデン電極中に含有さ
れた燐並びに加熱処理によつて該モリブデン電極
中から二酸化シリコン皮膜中の該モリブデン電極
と二酸化シリコン皮膜この界面近傍へ導入された
燐によつて、正イオン、例えばナトリウム
(Na+)イオンが捕獲されるためと推察される。
このような本発明の構成並びに効果は、MOS
型トランジスタを製造する場合に適用して、その
特長がより発揮される。
例えば、第3図a〜eに示されるMOS型トラ
ンジスタの製造工程に本発明を適用することがで
きる。
まず、P型シリコン半導体基板31が準備さ
れ、周知の例えば窒化シリコン膜32をマスクと
する選択酸化法により、該半導体基板31の素子
形成領域33以外の表面に該半導体基板31中に
一部埋込まれたフイールド酸化膜34を形成す
る。この状態を同図aに示す。
次いで、前記窒化シリコン芯32を除去した
後、表出された半導体基板31の素子形成領域3
3を再酸化して厚さ100〜500〔Å〕の二酸化シリ
コンからなるゲート絶縁膜35を形成する。この
状態を同図bに示す。
次いで、該ゲート絶縁膜35並びにフイールド
酸化膜34表面に、本発明に係る燐(P)を含む
モリブデン皮膜を被着形成し、これをフオト・エ
ツチング等により選択的に除去してゲート絶縁膜
35上のほぼ中央にモリブデンゲート電極36を
形成する。この状態を同図cに示す。
次いで、該半導体基板31の直上から、砒素
(As)あるいは燐(P)等のドナー不純物イオン
を該半導体基板31中へ注入し、モリブデンゲー
ト電極36に覆われないゲート絶縁膜35下の半
導体基板31表面近傍にドナー不純物被注入領域
を形成する。次いで、該半導体基板31を900
〔℃〕程の温度で加熱処理し、前記ドナー不純物
を電気的に活性化してソース領域37、ドレイン
領域38を形成する。この状態を同図dに示す。
このの加熱処理の際、前記モリブデンゲート電極
36中に含まれていた燐がゲート絶縁膜の該ゲー
ト電極36とゲート絶縁膜35との界面近傍へ導
入され、該ゲート絶縁膜表面に存在していたナト
リウム(Na+)イオン等の正イオンを捕獲し得
る。
次いで、該ソース領域37、ドレイン領域38
上のゲート絶縁膜35、ゲート電極36並びに前
記フイールド酸化膜34を覆つて燐シリケートガ
ラス39を被着形成し、ソース領域37、ドレイ
ン領域38上の該燐シリケートガラス39及び前
記ゲート絶縁膜35を選択的に除去した後、金属
例えばアルミニウム(Al)層を被着形成し、こ
れをフオト・エツチングしてソース電極40、ド
レイン電極41を形成する。この状態を同図eに
示す。このようにして形成されたMOSトランジ
スタは、ゲート絶縁膜表面における移動可能な正
イオンが該ゲート絶縁膜のゲート電極近傍に導入
された燐の存在によつて著しく減少されるため、
その閾値電圧(Vth)の不要な変動(例えば前記
工程において形成されたMOSトランジスタにお
いてはVthの低下)を防止することができる。
しかもこのような効果を得るための加熱処理
は、前述の如く、イオン注入されたソース領域、
ドレイン領域形成用不純物の活性化のための熱処
理を利用し得るため、工程の増加を招来すること
はない。
更に、このような加熱処理は、該イオン注入さ
れた不純物の活性化の際の加熱処理に限られず、
通常の気相拡散法、固相−固相拡散法によつて所
望の領域を形成する際の加熱処理を適用すること
ができる。
また、前述の如きMOSトランジスタにおいて
ゲート絶縁膜上に燐を含むモリブデン皮膜を形成
する方法として、更には前述の如きMOSダイオ
ードにおいて絶縁皮膜上に一方の電極を形成する
一方法として、本発明においては次のようなスパ
ツタリング処理方法を適用することができる。
該スパツタリング処理は、MOSトランジスタ
のゲート電極等を形成する場合に従来より用いら
れてきたものであつて、本発明の実施にあたつて
も工程の増加を招来するものではない。
前述の如き本発明と係る半導体装置を形成する
方法において、絶縁皮膜上に汚染物質を捕獲する
物質、例えば、燐を含む金属皮膜を形成する一つ
の手段として次のようなスパツタリング処理方法
を適用することができる。
すなわち、第4図に概略断面構造をもつて示す
ように二極スパツタリング法による。
同図において、被処理基板である表面に絶縁皮
膜が形成されたシリコン半導体基板51は、陽極
(アノード)板52に保持され、該陽極板52に
対向する陰極(カソード)板53上には被処理物
ターゲツト54が載置される。
ここで特徴とされるところは、該ターゲツト5
4が前記金属皮膜を形成する金属、例えばモリブ
デンの板から構成され、更に該モリブデン板ター
ゲツト54上に複数個の窒化燐(P3N5)個片55
が載置されてなることである。
このような被処理基板51とターゲツト54構
成において、ベルジヤー56内を1×10-7
〔Torr〕程の高真空とした後、ガス導入口57よ
りアルゴン(Ar)ガスを、該ベルジヤー56内
圧力が10-2〜10-3〔Torr〕となるように導入し、
予備スパツタリング処理後シヤツター58を開け
て所望の時間ンパツタリング処理を行なう。なお
同図において59は排気口、60は遮蔽電極であ
る。
この結果、半導体基板51表面の絶縁皮膜上へ
は、燐を含むモリブデン層が形成される。この
時、該燐の含有量を変えるには、前記窒化燐個片
55の個数あるいは表面積を変更すればよい。
このようなスパツタリング方法によれば、金属
皮膜中へは均一な分布を有して汚染物質を捕獲し
得る物質である燐を含有せしめることができる。
なお、このようなスパツタリング処理において、
金属板ターゲツト例えばモリブデン板と、汚染物
質を捕獲し得る物質のターゲツト例えば窒化燐個
片とを別々のターゲツトとし、シヤツターの制御
等により半導体基板表面の絶縁皮膜上へは、該絶
縁皮膜近傍にのみ汚染物質を補獲する物質を含ん
だ金属皮膜を形成することができる。
更に、本発明においては、半導体基板表面の絶
縁皮膜上へ、汚染物質を補獲する物質を含んだ金
属皮膜を形成する手段として、前述の如きスパツ
タリング法に限られず、真空蒸着法あるいは化学
気相成長(CVD)法を適用することもできる。
以上、説明したように、本発明によれば、半導
体基板表面と形成された絶縁皮膜上にナトリウム
(Na+)イオン等の汚染物質を捕獲し得る物質を含
む金属層を形成し、加熱処理を行なつて該絶縁皮
膜の該金属層と該絶縁皮膜との界面近傍に前記汚
染物質を捕獲し得る物質を含有せしめることによ
り、工程の増加を招くことなくより安定な半導体
装置を形成することができる。
従つて、この結果、形成された半導体基板表面
に絶縁皮膜が形成され、該絶縁皮膜上に金属層が
形成されてなる半導体装置、例えば前述の如き
MOS型トランジスタ、MOS型ダイオード等は非
常に安定した半導体装置として構成される。特に
MOS型トランジスタにあつては、その閾値電圧
(Vth)の不要な変動を招来することのない構造
を得ることができる。
なお、以上の実施例の説明にあつては、半導体
基板としてシリコンを掲げて説明したが、本発明
はこれにとどまるものでなく、他の半導体物質へ
の適用も可能である。
また同様に、絶縁皮膜として二酸化シリコンを
掲げて説明したが、本発明はこれにとどまるもの
ではなく、他の絶縁物質皮膜への適用も可能であ
る。また更に、本発明を適用し得る半導体装置
は、前述の如きMOS型トランジスタ、MOS型ダ
イオードにとどまるものではなく、必要に応じて
他の構造を有する半導体装置へ適用し得ることは
明らかであろう。
【図面の簡単な説明】
第1図は本発明の実施に係るMOS型ダイオー
ドの製造工程を示す工程断面図、第2図は本発明
の実施に係る前記MOS型ダイオードにおける絶
縁膜中の正イオンの量を示す曲線図、第3図は本
発明の実施に係るMOS型トランジスタの製造工
程を示す工程断面図、第4図は本発明の実施に係
るスパツタリング処理装置の構造の概略を示す断
面図である。 第1図乃至第4図において、11,31……半
導体基板、12,34,35……二酸化シリコン
皮膜、13,14,36……金属皮膜。

Claims (1)

    【特許請求の範囲】
  1. 1 酸化膜で覆われた半導体基板の該酸化膜上に
    燐を含有させたモリブデンの金属層を形成し、次
    いで、該酸化膜中の正イオンを捕獲できるに十分
    な温度にてモリブデン中の燐をモリブデン金属層
    と酸化膜との界面において導入する熱処理を施す
    ことを特徴とする半導体装置の製造方法。
JP6851378A 1978-03-25 1978-06-07 Semiconductor device Granted JPS54159186A (en)

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NL7902247A NL7902247A (nl) 1978-03-25 1979-03-22 Metaal-isolator-halfgeleidertype halfgeleiderinrich- ting en werkwijze voor het vervaardigen ervan.
US06/023,460 US4270136A (en) 1978-03-25 1979-03-23 MIS Device having a metal and insulating layer containing at least one cation-trapping element
DE2911484A DE2911484C2 (de) 1978-03-25 1979-03-23 Metall-Isolator-Halbleiterbauelement
US06/217,689 US4349395A (en) 1978-03-25 1980-12-18 Method for producing MOS semiconductor device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0453736Y2 (ja) * 1988-05-10 1992-12-17
JPH0677642U (ja) * 1993-04-22 1994-11-01 深井 健二 膝掛け構造

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57153449A (en) * 1981-03-17 1982-09-22 Nec Corp Integrated circuit device
JPS57162444A (en) * 1981-03-31 1982-10-06 Fujitsu Ltd Manufacture of semiconductor device
JPS61140177A (ja) * 1984-12-13 1986-06-27 Nippon Precision Saakitsutsu Kk 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5260080A (en) * 1975-11-12 1977-05-18 Nec Corp Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5260080A (en) * 1975-11-12 1977-05-18 Nec Corp Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0453736Y2 (ja) * 1988-05-10 1992-12-17
JPH0677642U (ja) * 1993-04-22 1994-11-01 深井 健二 膝掛け構造

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JPS54159186A (en) 1979-12-15

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