FR2511539A1 - Dispositif de memoire remanente - Google Patents
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Abstract
L'INVENTION CONCERNE UN DISPOSITIF DE MEMOIRE REMANENTE. CE DISPOSITIF COMPORTE DES CELLULES DE MEMOIRE (Q ---Q Q --- Q) DU TYPE A GRILLE ISOLEE, DES BORNES (V) PERMETTANT D'APPLIQUER UNE TENSION DE COMMANDE, DES LIGNES DE TRANSMISSION DE BITS (D ---D) ET PLUSIEURS LIGNES DE TRANSMISSION DE MOTS (W --- W), DONT LES EXTREMITES SITUEES D'UN COTE SONT RACCORDEES AUXDITES BORNES PAR L'INTERMEDIAIRE D'ELEMENTS FORMANT RESISTANCES (R ---R) ET DONT LES AUTRES EXTREMITES SONT RACCORDEES A DES DECODEURS (X-DEC) PAR L'INTERMEDIAIRE DE TRANSISTORS (Q --- Q). APPLICATION NOTAMMENT AUX MEMOIRES EPROM EFFACABLES ET PROGRAMMABLES ELECTRIQUEMENT.
Description
La présente invention concerne un dispositif de mémoire rémanente tel
qu'une mémoire EPROM (c'est-à-dire
une mémoire ROM effaçable et électriquement programmable).
Dans la mémoire EPROM, les cellules de mémoire sont constituées par des transistors MISFET (c'est-à-dire
des transistors à effet de champ métal-isolant-semiconduc-
teur) possédant une structure à deux grilles, incluant une grille flottante et une grille de commande sont disposées suivant les directions horizontales et verticales d'un -10 réseau Les signaux de commande basés sur des signaux d'adresses envoyés aux décodeurs des X sont appliqués de façon sélective aux grilles de commande des cellules de mémoire suivant la direction X par l'intermédiaire d'une ligne commune de transmission de mots, et les signaux de
commande basés sur les signaux d'adresses envoyés aux dé-
codeurs des Y sont appliqués de façon sélective aux drains
des cellules de mémoire suivant la direction Y par ltinter-
médiaire d'une ligne commune de transmission de bits, de manière à réaliser les opérations d'enregistrement et de
lecture Dans la mémoire EPROM ainsi constituée, une quan-
tité importante d'énergie électrique est consommée dans le cas o des circuits périphériques, tels que des décodeurs,
sont constitués par des transistors MISFET possedart des ca-
naux ayant le même type de conductivité C'est pourquoi les inventeurs à la base de la présente demande ont essayé de réduire la consommation d'énergie en réalisant les circuits périphériques moyennant l'utilisation de transistors à effet de champ CMOS (circuits métal-oxyde-semiconducteur complémentaires).
Cependant, lors de leur étude, les auteurs à la ba-
se de la présente demande ont trouvé que si les circuits périphériques sont constitués par des transistors à effet de champ CMOS, un transistor MISFET à canal N du type à appauvrissement, qui est utilisé en tant que résistance
dans un circuit élévateur ou circuit de charge qui est bran-
ché entre la ligne de transmission de mots et la borne d'alimentation en énergie V, en vue de charger la ligne de transmission de mots, permet à une quantité importante de courant de parvenir depuis la ligne de transmission de mots dans le décodeur des X, en particulier lorsque les données doivent être lues, et rend difficile d'arriver à réduire la consommation en énergie Exprimé d'une manière concrète, une porte de transfert (transistor MISFET du type à appauvrissement) branchée entre le décodeur des X et
la ligne de transmission de mots dans une ligne non sélec-
tionnée est rendue conductrice lorsque les données doivent être lues Par conséquent une différence de potentiel égale à la tension de lecture (V, = 5 volts) apparaît aux bornes de la résistance Cependant, étant donné que le transistor MISFET situé dans le circuit d'élévation possède une faible résistance, le courant électrique circule aisément depuis la borne d'alimentation en énergie Vp jusqu'au décodeur des X par l'intermédiaire du transistor MISFET, de la ligne de transmission de mots et de la porte de transfert Le courant circule dans chaque ligne de transmission de mots, en ayant une intens té d'environ 10 FA Par conséquent il circule dans l'ensemble un courant d'environ 5 m A Le même
phénomène apparaît également lorsque l'on utilise le tran-
sistor MISFET du type A appauvrissement en tant que résis-
tance dans le circuit élévateur du côté du décodeur des Y. En effet un courant supplémentaire pénètre dans le décodeur des Y lorsque les données doivent être lues, ce qui entraîne un accroissement de la consommation du courant électrique
(énergie électrique).
Afin de réduire la consommation en courant lorsque
les données doivent être lues et afin de réduire la consom-
mation d'énergie électrique pour la mémoire EPROM, il est
possible d'essayer de réduire le rapport (W/L) de la lar-
geur du canal du transistor MISFET à la longueur dudit canal, de manière que le courant de drain soit réduit Dans ce cas cependant, la seule méthode consiste à accroître la longueur du canal étant donné que la largeur du canal ne peut pas être ainsi réduite Toutefois l'accroissement de
la longueur du canal entraîne un accroissement de la sur-
face du transistor MISFET et rend difficile d'intégrer le dispositif de manière à obtenir un circuit à haute densité d'intégration.
C'est pourquoi les inventeurs à la base de la pré-
sente demande ont envisagé d'utiliser un transistor MISFET à canal P du type à enrichissement en tant que résistance,
à la place du transistor MISFET à canal N du type à appau-
vrissement Dans ce cas, on a pu empêcher le courant de pénétrer dans les lignes non sélectionnées lorsque les données sont lues Cependant l'utilisation d'une tension d'enregistrement V, d'une valeur aussi élevée que 25 volts ou 21 volts pendant l'opération d'enregistrement a entraîné l'apparition d'un phénomène de verrouillage ayant pour effet un endommagement des éléments C'est-à-dire que des transistors parasites du type PNP et NPN sont formés par les régions de diffusion, les substrats semiconducteurs et les puits du transistor MISFET à canal N et du transistor MISFET à canal P, et une structure de thyristor PNPN est rendue conductrice (apparition du phénomène de verrouillage) par suite du déclenchement des transistors sous l'effet de
l'application d'une haute tension aux transistors parasi-
tes. Le but principal de la présente invention est de
fournir un dispositif de mémoire dans lequel la consomma-
tion en énergie électrique soit fortement réduite et qui permette d'accroître le degré d'intégration, qui empêche l'apparition du phénomène de verrouillage et qui fonctionne de façon stable Un second but de la présente invention est
de fournir un tel dispositif de mémoire dans lequel la con-
sommation en énergie électrique soit grandement réduite, qui permette d'accroître le degré d'intégration, qui empêche
l'apparition des phénomènes de verrouillage et qui fonction-
ne simplement et dans lequel l'élément formant résistance utilisé dans le circuit élévateur présente une résistance présente invention Les cellules de mémoire sont disposées selon des lignes verticales et horizontales sous la forme d'un réseau et sont constituées par des transistors MISFET à canal N ayant une structure à deux grilles (Q Mi-i'
Qi-m) à M' 1 Q Mnm) possédant une grille flottan-
te et une grille de commande Des lignes communes de trans-
mission de mots W 1, W 2, Wn reliant les grilles de commande et les lignes communes de transmission de bits D à Dm raccordées aux drains, sont disposées de manière à s'intersecter sous la forme d'une matrice Les extrémités d'un côté des lignes de transmission de mots sont raccordées à un décodeur X X-DEC par l'intermédiaire de portes de transfert du type à appauvrissement QT 1 ' Q Tn tandis que les autres extrémités sont raccordées à une borne d'alimentation en énergie Vpp par l'intermédiaire d'éléments
à haute résistance rl, rn, qui constituent des cir-
cuits de charge ou circuits élévateurs servant à mettre en
charge les lignes de transmission de mots Les lignes indi-
viduelles de transmission de bits sont raccordées à un cir-
cuit de lecture RC au moyen d'une ligne commune de transmis-
sion de bits, par l'intermédiaire de transistors de commuta-
tion QS, ' à Q Sm En outre les grilles des transistors
à effet de champ Q Qsm sont raccordées à un déco-
deur des Y Y-DEC par l'intermédiaire de portes de transfert QT#''# à Q Tm En outre les éléments à haute résistance rl,, rm, des circuits élévateurs ou de mise en charge sont branchés entre la borne d'alimentation en énergie Vpp et les points o les transistors à effet de champ Q 51 '
Q Sm et les p 5 ortes de transfert Q Tl'' à Q Tm' sont raccor-
dés ensemble.
Afin de réduire la consommation en énergie électri-
que dans cette mémoire EPROM, les circuits périphériques,
tels que les décodeurs X-DEC et Y-DEC, les circuits de lec-
ture et d'enregistrement, sont tous constitués par des transistors CMOS Ici il faut faire attention au fait que l'on a utilisé des pellicules ou couches de silicium
polycristallin à résistance élevée à la place des transis-
tors MISFET du type à appauvrissement mentionnés ci-dessus, pour constituer les éléments résistifs rà,à rà, r 1 ly à rm, dans les circuits élévateurs sur le côté de la borne d'alimentation en énergie Vpp en vue d'appliquer une
tension élevée.
On va maintenant décrire le fonctionnement de la mémoire EPROM Lorsqu'une donnée doit être enregistrée, on applique une haute tension (par exemple 25 volts) à la borne d'alimentation en énergie Vpp Lorsqu'une donnée doit être
lue, on applique une basse tension (par exemple 5 volts).
D'autre part la tension produite dans les lignes de trans-
mission de mots raccordées au côté sortie du décodeur des X X-DEC est placée à un niveau baut de par exemple 5 volts lorsque les lignes sont sélectionnées, et est placée à un niveau bas de par exemple O volt lorsque les lignes ne sont
pas sélectionnées.
La tension de validation d'enregistrement WE appli-
quée aux grilles des portes de transfert du type à appau-
vrissement constituées par les transistors MISFET QT 1
Q Tn est réglée au niveau haut de par exemple 5 volts lors-
qu'une donnée doit être lue, et est réglée au niveau bas
de par exemple O volt lorsque la donnée doit être enregis-
trée.
On va maintenant décrire l'opération d'enregistre-
ment Lorsque la ligne de transmission de mots Wi est sé-
lectionnée par suite de l'envoi d'une haute tension de par exemple 25 volts à la borne d'alimentation en énergie Vp, la porte de transfert constituée par le transistor MISFET QT, est rendue non conductrice Par conséquent la haute tension ( 25 volts) est envoyée à la ligne de transmission
de mots W 1 Dans ce cas, si le transistor MISFET Qsi de -
commutation a été sélectionné par le décodeur des Y Y-DEC,
une tension de 12 volts est appliquée au drain de la cellu-
le de mémoire Qmi-l à partir du circuit d'enregistrement WC Par conséquent la donnée est enregistrée dans la cellule importante lorsque les données doivent être lues, afin de
limiter le courant réactif, et présente une faible résis-
tance lorsque les données doivent être enregistrées afin
d'accroître la vitesse de charge.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la description donnée ci-
après prise en référence aux dessins annexés, sur lesquels: la figure l est un schéma d'un circuit équivalent de mémoire EPROM selon-une première forme de réalisation de la présente invention; la figure 2 est une vue en plan montrant une partie des cellules de mémoire et du circuit élévateur contenus dans la mémoire EPROM de la figure l; la figure 3 est une vue un coupe dont la partie A représente une partie vue en coupe suivant la ligne X-X de la figure 2, et dont la partie B montre une partie des éléments de circuit périphériques;
les figures 4 A à 4 F sont des vues en coupe illus-
trant les phases opératoires de réalisation de la partie A de la cellule de mémoire et la partie B des éléments de circuit périphériques de la figure 3;
la figure 5 est une vue en coupe montrant une se-
conde forme de réalisation de la présente inventior; la figure 6 est un schéma d'un circuit équivalent
d'une mémoire EPROM suivant une troisième forme de réalisa-
tion de la présente invention; la figure 7 est une vue en plan montrant une partie des cellules de mémoire et du circuit élévateur contenu dans la mémoire EPROM de la fig<re 6; la figure 8 est une vue en- coupe, dont la partie A illustre une partie vue en coupe suivant la ligne X-X de
la figure 7 et dont la partie B montre une partie des élé-
ments de circuit périphériques;
les figures 9 A à 9 F sont des vues en coupe illus-
trant les phases opératoires de fabrication de la partie A à cellule de mémoire et de la partie B à éléments de circuit périphériques de la figure 8; la figure 10 est une vue en coupe montrant une quatrième forme de réalisation de la présente invention;
la figure 11 est un graphique montrant la rela-
tion entre la tension de grille et le courant de drain; la figure 12 est une vue en coupe illustrant une cinquième forme de réalisation de la présente invention; la figure 13 est une vue en coupe illustrant une sixième forme de réalisation de la présente invention; la figure 14 est une vue en coupe montrant une septième forme de réalisation de la présente invention; la figure 15 est une vue en coupe montrant une huitième forme de réalisation de la présente invention; les figures 16 à 19 illustrent une neuvième forme de réalisation de la présente invention, et parmi ces figures, les figures 16 à 19 sont des vues en plan de résistances élévatrices, la figure 17 est une vue en coupe montrant une partie A à cellule de mémoire et une partie B à éléments de circuit périphériques, et la figure 18 est
un graphique montrant la relation entre la tension de gril-
le et le courant de drain; la figure 20 est u vue en coupe montrant une dixième forme de r èalit-ion de la présente invention; la figure 21 est une vue en coupe montrant une onzième forme de réalisation de la présente invention; les figures 22 et 23 illustrent une douzième forme de réalisation de la présente invention, la figure 22 étant une vue en plan montrant une partie de cellule de mémoire et la figure 23 étant une vue en coupe montrant la partie A à cellule de mémoire et la partie B à éléments de
circuit périphériques.
On va maintenant décrire, en référence aux dessins annexés, des formes de réalisation de la présente invention
convenant pour la réalisation de la mémoire EPROM.
La figure 1 montre l'agencement du circuit d'une mémoire EPROM selon une première forme de réalisation de la de mémoire QM 1-1 i Ici les portes de transfert constituées
par les transistors MISFET QT 2 ' à Q Tn sont rendus con-
ducteurs et les lignes de mots non sélectionnées W 2,à
Wn prennent le niveau de référence (niveau de la masse).
Aucune tension n'est appliquée aux grilles de commande des cellules de mémoire raccordées aux lignes de transmission
de mots non sélectionnées.
On va maintenant décrire l'opération de lecture V
Une basse tension telle que 5 volts est appliquée à la bor-
ne d'alimentation en énergie Vpp La sortie du décodeur des X sélectionné est réglée à 5 volts Lorsque la ligne de transmission de mots W 1 est sélectionnée, la tension de source du transistor MISFET QT 1 prend la valeur 5 volts et
par conséquent la porte de transfert QT 1 est rendue conduc-
trice Par conséquent la tension ( 5 volts) du décodeur des
X est envoyée à la ligne de transmission de mots Wl.
D'autre part, lorsque le transistor MISFET de commu-
tation Q 51 est sélectionné par le décodeur des Y, une ten-
sion de 5 volts est appliquée au drain de la cellule de
mémoire Q Ml-1 par l'intermédiaire du circuit de lecture.
L'opération de lecture est ainsi effectuée.
Lorsqu'une donnée est en train d'être lue, les li-
gnes de transmission de mots non sélectionnée W 2, Wn prennent le niveau de référence (niveau de masse) Dans
ce cas un courant de fuite circule depuis la borne d'ali-
mentation en énergie Vpp vers les lignes de transmission de mots non sélectionnées W 2 Wn par l'intermédiaire des résistances élévatrices r 2, rn Les résistances r 2, rn doivent par conséquent posséder une résistance
élevée La présente invention vise à prévoir des résistan-
ces satisfaisant à ces exigences.
On va maintenant décrire de façon détaillée la cons-
titution de la mémoire EPROM possédant de telles résistan-
ces, en référence aux figures 2 et 3.
La figure 2 montre des circuits de charge ou cir-
cuits élévateurs pour les trois lignes de transmission de mots W 2 et W 3 et W 4 de la figure 1, et la figure 3 est une vue en coupe dont la partie A représente une vue en coupe
suivant la ligne X-X de la figure 2 et dont la partie B re-
présente une partie des éléments de circuit périphériques.
Les circuits élévateurs ou de charge pour les autres lignes de transmission de mots et les résistances ri, à r, sont constitués de la même manière que sur les figures 2 et 3 et ne sont pas représentés sur le dessin Les cellules de mémoire sont séparées par des pellicules de Si O 2 de champ 2 a formées sur une surface principale d'un substrat 1 en silicium de type P En outre la partie A contenant la
cellule de mémoire est séparée de la partie B pour les élé-
ments de circuit périphériques prévus pour les décodeurs, etc, au moyen una pellicule 2 b de Si O 2 de champ Le dispositif d'arrêt de canal qui est situé au-dessous des pellicules de Si O 2 de champ a été omis afin de simplifier le dessin Les cellules de mémoire sont constituées par des régions 3, 4, 5 et 6 de diffusion de type N+ formées dans le substrat 1, par des grilles de commande CG 2, CG 3 et CG 4
constituées sous la forme de parties des lignes de transmis-
sion de mots et constituées par des pellicules de silicium polycristallin, et des grilles flottantes FG 2, FG 3 et FG 4 constituées par des pellicules de silicium polycristallin situées au-dessous des grilles de commande Les grilles de commande s'étendent sous la forme de lignes de transmission
de mots sur la pellicule 2 b de Si O 2 de champ et leurs par-
ties, qui ne sont pas traitées par du phosphore ou bien dans lesquelles il n'y a pas d'ions injectés, servent d'éléments
hautement résistifs r 2, r 3,ou r 4 dans les circuits éléva-
teurs ou de charge Les éléments hautement résistifs r 2,
r 3, r 4 sont par conséquent constitués par les mêmes secon-
des pellicules de silicium polycristallin que les lignes de transmission de mots (et que les grilles de commande), et les pellicules 7, 8, 9 de silicium polycristallin de type N+ sont raccordées, à leurs extrémités, à un câblage commun en aluminium 10 qui est raccordé à la borne d'alimentation
en énergie Vp.
Les éléments résistifs ou résistances r 1, r 2,à rn devraient posséder une résistance électrique supérieure à 106 ohms et comprise de préférence entre 107 et 1010 ohmset comprise de façon encore plus préférentielle entre
108 et 109 ohms La résistance doit être nettement supérieu-
re à la résistance ( 5 x 105 ohms) des transistors MISFET à canal N du type à appauvrissement C'est-à-dire que, comme cela est mentionné en référence au circuit de la figure 1, lorsque par exemple le transistor QM 2-1 de la ligne non sélectionnée est rendu conducteur lorsqu'une donnée doit
être lue, la résistance en silicium polycristallin r 2 possé-
dant une valeur résistive élevée permettra seulement à un très faible courant de pénétrer dans le décodeur X-DEC par l'intermédiaire de la ligne de transmission de mots W 2 et du transistor QM 2-1 Sur le côté du décodeur des Y Y-DEC, les résistances ra 1, à r ' ont des valeurs résistives d'une valeur aussi élevée que 107 à 10 ohms, de sorte
que seul un très faible courant peut pénétrer dans le déco-
deur Y-DEC Par conséquent le courant pénétrant dans les
décodeurs lorsqu'une donnée doit être lue, peut être nette-
ment réduit dans son ensemble, ou bien être rendu inférieur à quelques nanoampres par élément, ce qui rend possible de réduire la consommation d'énergie électrique à une valeur
comparable à celle d'un circuit CMOS Dans ce sens, les ré-
sistances ri, à rn,nr,, à rm' devraient posséder une valeur supérieure à 107 ohms Cependant la résistance ne devrait pas être supérieure à 1010 ohms étant donné qu'une valeur de résistance trop élevée réduit la vitesse d'enregistrement Dans la forme de 3 éalisation, les circuits périphériques tels que des décodeurs, sont constitués de circuits CMOS, comme cela est représenté sur la figure 3, afin de réduire la consommation d'énergie électrique Sur la figure 3 la référence il désigne un puits de type N, les références 12 et 13 désignent des régions de diffusion de type P+, les références 14 et 15 désignent des régions de diffusion de type N, les références 16 et 17 désignent des électrodes de grille constituées par la seconde couche
de silicium polycristallin, les références 18 et 19 dési-
gnent des pellicules d'oxyde de grille, les références 20 et 21 désignent les pellicules de Si O 2 disposées sur les surfaces des pellicules de silicium polycristallin et les
références 22 désignent une pellicule de verre aux phospho-
silicates.
Comme cela est décrit ci-dessus, les éléments à hau-
te résistance r rn, r, rm' situés dans les circuits élévateurs ou circuits de charge de cette forme de réalisation sont radicalement différents des transistors MISFET à canal N à mode à appauvrissement du type mentionné précédemment C'est-à-dire que la taille des éléments n'a
pas besoin d'être accrue en vue de réduire le courant lors-
qu'une donnée doit être lue Au contraire la taille (en particulier la largeur et l'épaisseur des pellicules des résistances) peut être légèrement modifiée ou bien des impuretés peuvent être introduites au moyen d'une injection d'ions en vue d'obtenir une résistance élevée désirée Par
conséquent la taille des éléments résistifs peut être ré-
duite à une valeur inférieure à un dixième de la taille du transistor MISFET, ce qui rend possible de réaliser une
haute densité d'intégration pour la mémoire EPROM elle-
même.
En outre les éléments hautement résistifs ri rn, r'à rm' ont tous été formés sur la pellicule 2 b de Si O 2 de champ et sont séparés du substrat 1, de sorte qu'aucun transistor parasite par rapport aux éléments situés dans la partie de circuit CMOS B de la figure 3 n'est formé, c'est-à-dire que le phénomène de verrouillage peut être
empêché de façon efficace et que le fonctionnement est sta-
ble Même si l'on essaie d'utiliser des résistances consti-
tuées de régions réalisées par diffusion ou de régions dans lesquelles les ions sont injectés et qui sont ménagées dans le substrat, à la place des éléments à haute résistance
mentionnés ci-dessus, il est en réalité difficile d'impar-
tir une résistance suffisamment élevée à de telles régions.
En outre, dans le cas des régions de résistance de type N, une structure de thyristor se développe par rapport aux côtés de la partie CMOS, en provoquant le phénomène de verrouillage. Les éléments à haute résistance sont constitués
par la seconde couche ou pellicule de silicium polycris-
tallin et peuvent être aisément formés de façon précise
sans qu'il soit aucunement nécessaire de modifier le pro-
cessus de fabrication de mémoires EPROM ordinaires Cela
est décrit ci-après dans le cadre du procédé de fabrica-
tion illustré sur la figure 4.
Tout d'abord, comme cela est représenté sur la figure 4 A, on forme de façon sélective un puits de type N
11 et une pellicule 2 b de Si O 2 de champ sur une surfa-
ce principale du substrat en silicium de type P 1 en utili-
sant des techniques de diffusion et d'oxydation sélective.
Après réalisation d'une pellicule 18 d'oxyde de grille, on fait croître une pellicule de silicium polycristallin sur
l'ensemble de la surface du substrat en silicium 1 en utili-
sant le procédé de dépôt chimique en phase vapeur et on conforme ladite pellicule au moyen d'une attaque ou d'une corrosion photochimique de manière à former une pellicule de silicium polycristallin 23 ayant une forme prédéterminée,
après qu'elle ait été traitée avec du phosphore (c'est-à-
dire après que la pellicule de silicium polycristallin ait été dopée avec des impuretés) On oxyde ensuite la surface de la pellicule de silicium polycristallin 23 de manière à
former sur cette dernière une pellicule de Si O 2 mince 20.
On élimine la pellicule d'oxyde de grille située sur le côté des circuits périphériques et on forme une nouvelle pellicule de grille 19, ou bien il est possible d'utiliser la pellicule d'oxyde de grille 18 en tant que pellicule
d'oxyde de grille 19.
Ensuite on dépose la seconde pellicule de silicium polycristallin 24 sur l'ensemble de la surface du substrat 1 en utilisant le procédé de dépôt chimique en phase vapeur, comme cela est représenté sur la figure 4 B, et on recouvre
une partie prédéterminée de cette pellicule par une pellicu-
le 25 de Si O 2 (masque) au moyen de ce procédé de dépôt chi- mique en phase vapeur, à la suite de quoi on effectue un
traitement avec du phosphore La pellicule de silicium poly-
cristallin 24 non recouverte par le masque 25 prend le type
N+ et la pellicule de silicium polycristallin située au-
dessous du masque 25 reste sous la forme d'une pellicule de
silicium polycristallin à haute résistance.
On retire ensuite le masque 25 par attaque chimique comme cela est représenté sur la figure 4 C et on soumet successivement la pellicule de silicium polycristallin 24,
la pellicule de Si O 2 20, la pellicule de silicium polycris-
tallin 23 et la pellicule de Si O 2 18 à l'attaque chimique selon la même configuration On forme ainsi les pellicules de silicium polycristallin 26 et 27 sous la forme des
grilles de commande, les pellicules de silicium polycris-
tallin 28 et 29 sous la forme des grilles flottantes et les pellicules de silicium polycristallin 30 et 31 sous la forme des électrodes de grille des circuits périphériques et l'on élimine la pellicule d'oxyde de grille située sur les deux côtés de la pellicule de silicium polycristallin
de manière à mettre à nu le substrat Grâce à la structura-
tion ou conformation mentionnée précédemment, une pellicule
de silicium polycristallin de type N+ 9 possédant une struc-
ture prédéterminée subsiste sur une face de l'élément de
résistance ou élément résistif r 4.
Ensuite on oxyde légèrement la surface du substrat par chauffage de manière à former une pellicule mince de Si O 2 34 comme cela est représenté sur la figure 4 C, puis on forme une pellicule de Si O 2 sur l'ensemble de la surface du substrat 1 en utilisant le procédé de dépôt chimique en phase vapeur On soumet la pellicule de Si O 2 à une attaque chimique sélective de manière à former des masques 32, 33 qui recouvrent la résistance r 4 et le puits 11- Au moyen de l'attaque chimique servant à former les masques 32, 33, on élimine la pellicule de Sio 02 mince 34, hormis dans les parties situées au-dessous des masques 32, 33 On irradie ensuite la surface du substrat 1 et les surfaces des pelli- cules de silicium polycristallin 26, 27, 30, 31 et 9 à
l'aide d'un faisceau 35 d'ions d'arsenic de manière à in-
jecter de façon sélective des ions arsenic dans la surface à nu du substrat et dans les pellicules de silicium poly-
cristallin 27, 9 qui ne sont pas recouvertes par les mas-
ques 32, 33, puis on effectue un recuit de l'ensemble dans l'azote Ainsi on forme les régions de diffusion de type N+ 4, 5, 14 et 15 sous la forme de régions de source ou de
régions de drain dans le substrat 1, et l'on forme une cou-
che de silicium de type N+ 36 dans une position contiguë aux pellicules de silicium polycristallin 27, 9 Il est possible de régler arbitrairement la taille de la pellicule de silicium de type N 36 en fonction de la forme du masque 32 et par conséquent il est possible de régler la valeur
de la résistance en silicium polycristallin hautement résis-
tive r 4 à toute valeur désirée Sur la figure 3 et sur les
dessins qui suivent, la pellicule de silicium polycristal-
lin de type N+ 36 sur les deux côtés de la résistance de forte valeur ohmique r 4 est représentée comme formée d'une
structure unitaire avec les pellicules de silicium polycris-
tallin de type Ni 27 et 9.
On retire ensuite les masques 32, 33 comme cela est représenté sur la figure 4 E et l'on dépose une nouvelle
pellicule de Si O 2 au moyen du dépôt chimique en phase va-
peur à la suite de l'opération d'attaque chimique en vue de
former les pellicules de Si O 2 36, 37 sur des régions prédé-
terminées En utilisant les pellicules de Si O 2 36, 37 comme masques, on irradie l'ensemble des surfaces avec un faisceau 38 d'ions de bore de manière à former des régions de diffusion de type P+ 12, 13 servant de régions de source
et de drain dans le puits 11.
Comme cela est représenté sur la figure 4 F, on éli-
mine les masques 36, 37 et l'on fait subir un léger traite-
ment thermique aux surfaces dans une atmosphère oxydante de manière à former une pellicule de Si O 2, ce qui entraîne la formation des électrodes de grille CG 3, CG 4, FG 3, FG 4,
16 et 17 des transistors MISFET Ensuite on dépose une pel-
licule 22 de verre aux phosphosilicates sur l'ensemble des surfaces au moyen du dépôt chimique en phase vapeur et l'on
élimine de façon sélective la pellicule de Si O 2 sous-jacen-
te au moyen d'une attaque photochimique de manière à former
des contacts sous la forme de trous traversants 39, 40.
On dépose ensuite de l'aluminium sur l'ensemble de la surface en utilisant des techniques de dépôt sous vide et l'on réalise une structuration au moyen d'une attaque photochimique de manière à former des câblages d'aluminium tels que la ligne de transmission de bits Dm, la ligne d'alimentation en énergie 10 et analogues, comme cela est
représenté sur la figure 3.
La figure 5 montre la réalisation obtenue conformé-
ment à une seconde forme de réalisation de la présente invention. La figure 5 correspond à la vue en coupe de la
figure 3, mais diffère en ce que l'élément à hauts résis-
* tance ou à forte valeur ohmique r 4 situé dans le circuit élévateur est constitué par du silicium polycristallin de la première couche et est raccordé à la grille de commande
CG 4 par l'intermédiaire d'un câblage en aluminium 41.
Avec cette constitution, l'élément à forte résistance, qui assure les mêmes fonctions et agit de la même manière que
les éléments correspondants de la forme de réalisation men-
tionnée précédemment, peut être obtenu sans qu'il soit né-
cessaire de modifier les processus de fabrication.
Le processus de fabrication est le suivant On laisse subsister la pellicule de silicium polycristallin de la première couche sur la pellicule 2 b de Si O 2 de champ lors de la phase opératoire de la figure 4 A, et l'on traite de façon sélective les surfaces avec du phosphore de la
même manière que cela est indiqué au cours de la phase opé-
ratoire de la figure 4 B de manière à former une partie de silicium polycristallin à haute résistance Après oxydation de la surface de la pellicule de silicium polycristallin
de la première couche, on applique sur cette couche la se-
conde couche de silicium polycristallin et l'on soumet l'ensemble à la structuration comme cela est représenté sur la figure 4 C, que l'on fait suivre d'une oxydation Dans ce cas la pellicule de silicium polycristallin de la grille de commande CG 4 est soumise à une structuration telle
qu'elle se trouve séparée de la pellicule de silicium poly-
cristallin qui constitue la résistance r 4, comme représenté sur la figure 5 on injecte ensuite des ions d'arsenic comme cela est représenté sur la figure 4 D, moyennant l'utilisation de la pellicule de Si O 2 formée par dépôt chimique en phase vapeur en tant que masque de manière à réaliser des régions de type + Dans ce cas, la partie de haute résistance r 4 devrait être recouverte par un masque (Si O 2) Ensuite, tout comme lors de la phase opératoire de la figure 4 E, on injecte des ions de bore et l'on oxyde les surfaces, à la suite de quoi on réalise une pellicule de verre aux phosphosilicates tout comme-dans le cas de la phase opératoire de la figure 4 F Après que des trous aient été formés à travers la pellicule de verre, on dépose de l'aluminium par évaporation et l'on réalise
par structuration des câblages d'aluminium Dm, 41 et 10.
On a décrit précédemment deux premières formes de réalisation de la présente invention Cependant ces formes de réalisation indiquées précédemment peuvent être en outre modifiées conformément à l'idée technique à la base de la présente invention Par exemple en plus du fait d'utiliser une pellicule de silicium polycristallin à haute résistance, il est également possible d'utiliser une diode
à jonction PN formée dans la pellicule de silicium poly-
cristallin en tant qu'élément à haute résistance dans le circuit élévateur ou de charge En outre la pellicule de
silicium polycristallin peut être transformée en une pelli-
cule de monocristal en utilisant une méthode de recuit
classique à l'aide d'un faisceau laser, afin d'utiliser la-
dite pellicule de silicium monocristallin en tant qu'élé- ment à haute résistance La présente invention peut être
adaptée non seulement à la mémoire EPROM mentionnée ci-
dessus mais également à une mémoire EAROM (mémoire ROM électriquement modifiable), ainsi qu'à toute autre mémoire rémanente utilisée dans les conditions de tension élevée Vpp. On va décrire ci-après une mémoire EPROM selon une troisième forme de réalisation de la présente invention, en référence aux figures 6, 7, 8 et 9 A à 9 F Les parties identiques à celles des figures 1 à 5 sont désignées par
les mêmes chiffres de référence.
La figure 6 représente le schéma du circuit de la
mémoire EPROM, dans laquelle les cellules de mémoire dispo-
sées suivant des lignes horizontales et des lignes vertica-
les sous la forme d'un réseau sont constituées par des transistors MISFET à canal N à deux grilles (QM<-1 Qmi-m) à<(Mn 1 Q Mn_m) possédant une grille flottante
et une grille de commande Les lignes communes de transmis-
sion de mots W 1, W 2, à Wn raccordées aux grilles de commande et des lignes communes de transmission de bits Dà dm raccordées aux drains sont disposées selon un
réseau de lignes s'intersectant sous la forme d'une matrice.
Les extrémités sur un côté des lignes de transmission de
mots sont raccordées aux décodeurs des X X-DEC par l'inter-
médiaire de portes de transfert du type à appauvrissement QT 1 à Q Tn' et les extrémités de l'autre côté desdites lignes de transmission de mots sont raccordées à la borne
d'alimentation en énergie Vpp par l'intermédiaire d'élé-
ments à résistance variable R 1, Rn, qui constituent des circuits élévateurs ou des circuits de charge servant à mettre en charge les lignes de transmission de mots Les
lignes individuelles de transmission de bits sont raccor-
dées à un circuit de lecture et à un circuit d'enregistre-
ment au moyen d'une ligne commune de transmission de bits par l'intermédiaire de transistors MISFET de commutation Q 51 Qsmà En outre les grilles des transistors à effet de champ Q 51, sont raccordées au décodeur des Y Y-DEC par l'intermédiaire de portes de transfert du type à appauvrissement QT 1 " Q ' Les éléments à résistance variable R 1 ', RM' des circuits élévateurs
ou de mise en charge sont raccordés entre la borne d'ali-
mentation en énergie Vpp et-les points o les transistors à effet de champ Q 51 à QSM et les portes de transfert
QT 1 Q Tm' sont raccordées ensemble.
Afin de réduire la consommation en énergie électri-
que de cette mémoire EPROM, les circuits périphériques tels
que les décodeurs X-DEC et Y-DEC, les circuits d'enregistre-
ment et de lecture, etc sont tous constitués moyennant l'utilisation de transistors CMOS Ici, il faut tenir compte du fait que les transistors MISFET (éléments à résistance variable) Q Pl -Q Pn' Q Pl 'Q Pm possédant une pellicule de silicium polycristallin à haute résistance servant de partie formant canal sont utilisés-en tant qu'éléments de résistance R 1 Rn R', Rj-m' dans les circuits élévateurs situés du côté de la source d'alimentation en énergie V, à la place de transistors MISFET du type à appauvrissement, de manière à appliquer la
haute tension Cela sera décrit ci-après en détail en réfé-
rence aux figures 7 et 8.
La figure 7 représente des circuits de charge
ou circuits élévateurs pour les trois lignes de transmis-
sion de mots W 2, W 3 et W 4, et la figure 8 est une vue en coupe dont la partie A représente une coupe prise suivant la ligne X-X de la figure 7, et dont la partie B illustre
une partie formée des éléments de circuit périphériques.
Les circuits élévateurs pour les autres lignes de trans-
mission de mots et les résistances R 1 ' Rm' sont constitués de la même manière que sur les figures 7 et 8 et ne sont pas représentés ici Les cellules de mémoire sont subdivisées par des pellicules 2 a de Si O 2 de champ
formées sur une surface principale d'une substrat en si-
licium de type P 1 En outre la partie A de la cellule de mémoire est séparée de la partie B des éléments de circuit périphériques,tels que les décodeurs, par une pellicule 2 b
de Si O 2 de champ Le dispositif d'arrêt de canal au-des-
sous des pellicules de Si O 2 de champ a été omis de maniè-
re à simplifier le dessin Les cellules de mémoire sont constituées par des régions de diffusion-de type N+ 3,4, et 6 formées dans le substrat 1, par des grilles de
commande CG 2, CG 3 et CG 4 constituées sous la forme de par-
ties des lignes de transmission de mots constituées par
les pellicules de silicium polycristallin, et par des gril-
les flottantes FG 2, FG 3 et FG 4 constituées par des pelli-
cules de silicium polycristallin situées au-dessous des grilles de commande Les grilles de commande s'étendent sous la forme de grilles de transmission de mots sur la
pellicule 2 b de Si O 2 de champ et les parties de cette cou-
che non traitées par du phosphore ou dans lesquelles au-
cun ion n'a été injecté, servent de parties de canal à haute résistance CH 2, CH 3 et CH 4 de transistors MISFET QP 2 ' OP 3 et QP 41 qui constituent les circuits élévateurs ou de charge Ces transistors MISFET sont tous constitués de
la même manière Par exemple le transistor MISFET Q 4 re-
présenté sur la figure 8 est constitué par un puits de
type N 42 ménagé dans le substrat 1 pour servir d'électro-
de de grille, une pellicule 2 b de Si O 2 de champ sur le puits 42 pour servir de pellicule d'oxyde de grille et les pellicules de silicium polycristallin de type P+ 43, 44 formées dans la même pellicule de silicium polycristallin
des deux côtés de la partie de canal CH 4 de manière à for-
mer des régions de drain et de source La pellicule de si-
licium polycristallin de type N 27, qui sert de ligne de transmission de mots W 4, est appliquée à la pellicule de silicium polycristallin de type P 43, et la tension d'
alimentation en énergie V, est appliquée à la pellicu-
le de silicium polycristallin de type P+ 44 En outre
une électrode de grille 45 constituée par de l'alu-
minium est formée sur la pellicule Si O 2 21 à la surface de la partie de canal CH 4 et sur la pellicule de verre
aux phosphosilicates 22 Une tension de signal de vali-
dation d'enregistrement WE, identique à celle appliquée au puits de type N 42, est appliquée à l'électrode de grille 45 Les pelliculesde silicium polycristallin CH 2,
CH 3, CH 4, qui servent de parties de canal, sont cons-
tituées par la même seconde couche ou pellicule de si-
licium polycristallin que les lignes de transmission de mots(et que les grilles de commande) Les pellicules de silicium polycristallin de type P 44 sont raccordées à
leurs extrémités àun câblage commun en aluminium 10 au-
quel est appliquéela tension d'alimentation en énergie Vpp* Le puits 42 est formé en commun pour les transistors MISFET Q P 21 QP 3, Qp 4, et la tension de signal WE est
appliquée par l'intermédiaire d'un câblage commun en alu-
minium 8 et d'une région de diffusion de type N 7 ména-
gée dans le puits Dans cette forme de réalisation, les
circuits périphérique 3 tels que les décodeurs sont cons-
titués par des circuits CMOS comme cela est représenté sur
la figure 8, de sorte que la consommation en énergie élec-
trique est réduite Sur la figure 8, la référence 11 dési-
gne un puits de type N, les références 12 et 13 désignent des régions de diffusion de type P, les références 14 et
désignent des régions de diffusion de type N+, les ré-
férences 16 et 17 désignent des électrodes de grille cons-
tituées par la seconde pellicule de silicium polycristal-
lin, les références 18 et 19 désignent des pellicules d' oxyde de grille et les références 20 et 21 désignent des
pellicules de Si O 2 ménagées sur les surfaces des pellicu-
les de silicium polycristallin.
Comme cela est mentionné ci-dessus, la troisième
forme de réalisation met en oeuvre une structure selon la-
quelle les pellicules de silicium polycristallin à haute résistance CH 2, CH 3 et CH 4 sont formées en tant que canal commun et les transistors MISFET à canal P Q P 21 Q Pt QP' , qui servent d'éléments à résistance variable, sont
formés par des transistors MISFET qui incluent la pelli-
cule 2 b de Si O 2 de champ, la pellicule 21 de Si O 2 et la pellicule de verre 22, en tant que pellicules d'oxyde de grille Par conséquent lorsqu'une donnéedoit être lue, il faut appliquer les tensions V = 5 volts et WE = 5 volts Une couche d'inversion n'est pas induite dans les parties de canal CH 2, CH 3 et CH 4, et par conséquent le courant de drain IDS est essentiellement arrêté ou
coupé et les transistors MISFET prennent l'état non con-
ducteur Le courant de fuite, qui circule dans ce cas, est d'une valeur aussi faible que environ 10 11 A Par conséquent le courant, qui circule depuis l' alimentation en énergie V jusqu'au décodeur par l'intermédiaire de la ligne de transmission de mot, peut être fortement réduit ê une valeur inférieure à 100 n A dans son ensemble); c' est-à-dire que la consommation en énergie électrique peut
être réduite strictement et que le fonctionnement des cir-
cuits périphériques peut être stabilisé Dans ce cas la résistance électrique présente dans les parties de canal CH 2, CH 3, CH 4, serait supérieure à 106 ohms et serait comprise de préférence entre 107 et 108 ohms ou plus La résistance doit être nettement supérieure à la résistance
( 5 x 10 ohms) destransistors du type à appauvrissement.
En effet dans le circuit de la figure 6, lorsque par exem-
ple QM 2-1 situé dans la ligne non sélectionnée est rendu conducteur dans les conditions de lecture, les canaux des transistors MISFET, qui servent de résistances variables R 1,à-Rn, prennent une résistance élevée et seul un très faible courant électrique peut pénétrer dans le décodeur X-DEC par l'intermédiaire de la ligne de transmission de W 2 et du transistor QM 2-1 Sur le côté du décodeur Y-DEC, les résistances variables R 1 à X, constituant des
parties de canal dés transistors MISFET prennent égale-
ment une résistance élevée et par conséquent seul un très faible courant peut pénétrer dans le décodeur Y-DEC Par conséquent le courant électrique qui pénètre dans les dé-
codeurs lorsque la donnée doit être lue, peut être forte-
ment réduit dans son ensemble, ce qui permet de réduire la consommation d'énergie électrique à un degré comparable à celui des dispositifs CMOS Dans ce sens, les résistances R 1, Rm, R 11, R, doivent posséder des valeurs
résistives supérieurs à 107 ohms.
Contrairement auxtransistors MISFET du type à ap-
pauvrissement, ces résistances variables travaillent de manière à réduire le courant lorsque les données doivent
être lues Par conséquent il n'est pas nécessaire d'ac-
croltre la taille des éléments ou, sinon, il est possi-
ble de modifier légèrement la taille (en-particulier de la largeur et l'épaisseur des parties de canal) de manière à obtenir une résistance élevée désirée Par conséquent, étant donné que la taille peut être réduite par rapport auxtransistors MISFET du type à appauvrissement, il est
possible da réaliser la mémoire EPROM avec une haute den-
sité d' intégration.
En outre, selon la troisième forme de réalisation les transistors MISFET QP 2 ' QP 3 ' QP 4 sont rendus conducteurs lorsque la donnée doit être enregistrée et par conséquent lmerésistances de canal sont suffisamment réduites C'est-à-dire que, sur la figure 8, si la tension d'alimentation en énergie Vpp est réglée à 21 volts (ou
25 volts) pour l'enregistrement des' données et si la ten-
sion W est réglée à 0 volt, une couche d'inversion est
suffisamment induite dans la partie de canal CH 4 en rai-
son de la constitution des transistors MISFET supérieur et inférieur possédant en commun une partie de canal CH 4,
et un courant de drain intense IDS pénètre dans la trans-
mission de mots en utilisant la couche d'inversion en tant
que voie de courant Par conséquent la vitesse de charge-
ment des lignes de transmission de mots peut être forte-
ment accrue et la donnée peut être lue à grande vitesse.
En outre, étant donné q'ue la pellicule de silicium poly-
cristallin est utiliséepour constituer la partie de canal,
on obtient une tension résistive suffisamment élevée lors-
que la donnée doit être lue En outre, même si une ruptu-
re se produit dans la jonction PN à l'intérieur de la pel-
licule de silicium polycristallin qui constitue la partie de canal CH 4,, les porteurs produits par la rupture n' affectent par le substrat étant donné que la pellicule
de silicium polycristallin a été séparée de ce dernier.
Les transistors MISFET situésdans les circuits
élévateurs ou circuits de charge selon la troisième for-
me de réalisation peuvent être réalisés sans aucune mo-
dification du procédé classique de fabrication des mémoi-
res EPROM Cela est décrit ci-après en référence à un procédé de fabrication considéré en liaison avec les figures 9 A à 9 F.
Tout d'abord, comme cela est représenté sur la fi-
gure 9 A, on réalise des puits de type 11, 42 et une pel-
licule 2 b de Si O 2 de champs dans une surface principale
du substrat 1 en silicium de type P en utilisant des tech-
niques de diffusion et d'oxydation sélective Après for-
mation d'une pellicule d'oxyde de grille 18, on fait croî-
tre une pellicule de silicium polycristallin sur l'ensem-
ble de surface en utilisant la technique de dépôt chimique en phase vapeur, et on la structure au moyen d'une attaque photochimique de manière à former une pellicule de silicium polycristallin 23 possédant une forme prédéterminée, après qu'elle ait été traitée d'une manière classique avec du phosphore On oxyde ensuite la surface de la pellicule de
silicium polycristallin 23 de manière à former une pelli-
cule de Si O 2 mince On élimine la pellicule d'oxyde de grille 18 située sur le côté des circuits périphériqueset on forme une nouvelle pellicule de type de grille 19, ou bien il est possible d'utiliser la pellicule d'oxyde de grille 18 en tant que pellicule d'oxyde de grille sur le
côté des circuits périphériques.
On dépose alors une seconde pellicule de silicium polycristallin 24 sur l'ensemble de la surface en utilisant
le dépôt chimique en phase vapeur, comme cela est repré-
senté sur la figure 9 B, et on recouvre des parties prédé-
terminées de cette pellicule avec une pellicule de Si O 2 (masque) en utilisant la technique de dépôt chimique en
phase vapeur, à la-suite de quoi on effectue un traite-
ment avec du phosphore La pellicule de silicium poly-
cristallin 24 non recouverte par le masque 25 prend le
type N+ et la pellicule de silicium polycristallin si-
tuée au-dessous du masque 25 subsiste sous la forme d'
une pellicule de silicium polycristallin à haute résis-
tance 24 '.
On élimine ensuite le masque 25 en réalisant
une attaque chimique comme cela est illustré sur la fi-
gure 9 C et on souvent ensuite successivement la pellicu-
le de silicium polycristallin 24, la pellicule de Si O 2 , la pellicule de silicium polycristallin 23 et la pellicule de Si O 2 18 à une attaque chimique et ce suivant la même configuration On obtient ainsi les pellicules de silicium polycristallin 26 et 27 sous la forme de grilles de commande, des pellicules de silicium polycristallin
28 et 29 sous la forme de grilles flottantes et les pelli-
cules de silicium polycristallin 30 et 31 sous la forme d'électrodes de grille des circuits périphériques, et 1 ' on élimine les pellicules d'oxyde de grille 18, 19 des deux côtés des pellicules de silicium polycristallin 28,
29, 30 et 31 de manière à mettre à nu le substrat 1.
Ensuite on oxyde légèrement les surfaces des pellicules de silicium polycristallin 26,27, 24 ', 30 et 31 et la surface du substrat mis à nu en effectuant un chauffage de manière à former une pellicule mince de Si O 2
34 sur les surfaces, comme cela est représenté sur la fi-
gure 9 D On forme alors une autre pellicule de Si O 2 sur les pellicules de silicium polycristallin et sur le substrat en utilisant la technique de dépôt chimique en phase vapeur On soumet ensuite la pellicule de Si O 2 à une attaque chimique sélective de manière à former des mas-
ques 32, 33 qui recouvrent;-la pellicule de silicium poly-
cristallin à haute résistance 24 ' et la région de puits 11 Au moyen de l'attaque chimique servant à former les
masques, on élimine la pellicule mince de Si O 2 34, hor-
mis dans les parties situées au-dessous des masques 32, 33 On irradie ensuite l'ensemble de la surface avec un
faisceau 35 d'ions d' arsenic de manière à injecter de fa-
çon sélective des ions d'arsenic à l'intérieur de la sur-
face à nue du substrat, et on effectue un recuit dans de l'azote C'est ainsi que les régions de diffusion de type N 4,5,14,15 servant de régions de source et de drain et la région de type N+ 7 servant à conduire 1 ' électricité jusqu'au puits, sont formées dans le substrat 1. On enlève ensuite les masques 32, 33 comme cela est illustré sur la figure 9 E, on dépose une nouvelle
pellicule de Si O 2 en utilisant le procédé de dépôt chimi-
que en phase vapeur sur le substrat 1, à la suite de quoi on effectue une attaque chimique de manière à former une pellicule 36 de Si O 2 sur des parties prédéterminées de manière à recouvrir partiellement la couche de silicium polycristallin à résistance élevée 24 ' En utilisant la pellicule de Si O 2 36 en tant que masque, on irradie 1 '
ensemble de la surface du substrat en utilisant un fais-
ceau 38 d'ions de bore de manière à former des régions de diffusion de type P+ 12, 13 qui servent de régions de source et de drain dans le puits 11 Simultanément des ions de bore sont injectés dans la pellicule de silicium polycristallin à haute résistance 24 ' des deu Kcôtés du masque 36 de manière à former les pellicules de silicium
polycristallin de type P+ 43 et 44 Ces pellicules de si-
licium polycristallin de type P servent de sources ou de
drains du transistor MISFET à canal QP 4 (résistance va-
riable R 4), et définissent une partie de canal CH 4 Par
conséquent, en déterminant la structure ou la configura-
tion du masque 36, il est possible de commander de façon
précise la longueur du canal.
Comme cela est représenté sur la figure 9 F, on
élimine le masque 36 et on soumet à un traitement ther-
mique léger les surfaces dans une atmosphère oxydante de manière à former une pellicule de Si O 2 et de manière à former de ce fait les électrodes de grille CG 3, CG 4, FG 3, FG 4, 16 et 17 des transistors MISFET Ensuite on dépose une pellicule 22 de verre aux phosphosilicates sur l'ensemble de la surface en utilisant la méthode du
dépôt chimique en phase vapeur et on élimine la pel-
licule de Si O 2 sous-jacente par attaque photochimique de manière à former des trous traversants 37, 39 et 40 pour des contacts. On dépose ensuite de l'aluminium sur l'ensemble de la surface par évaporation sous vide et on le structure par attaque photochimique de manière à former des câblages d'aluminium tels que la ligne de transmission de bits Dm 1 la ligne d'alimentation d'énergie 10, le câblage 8 pour appliquer le signal WÈ et l'électrode de grille 45, comme
cela est représenté sur la figure 8.
La figure 10 montre la constitution d'une troisiè-
me forme de réalisation de la présente invention.
La figure 10 correspond à la vue en coupe de la figure 8, mais cette forme de réalisation de la figure 10 diffère de la troisième forme de réalisation en ce que
le substrat 1 est utilisé en tant que grille du transis-
tor MISFET QP 4, qui travaille en tant qu'élément à ré-
sistance variable dans le circuit élévateur ou de mise
en charge, et en ce que l'électrode de grille 45 (se re-
porter à la figure 8) n'est pas formée sur la partie de canal CH En outre une région de diffusion de type P + 49 4. (qui travaille également en tant que dispositif d'arrêt de canal) est formée au-dessous de la pellicule 2 b de Si O 2 de champ, contiguë à la région de diffusion de type
P 47, qui place le substrat à la masse par 1 'intermé-
diaire d'un signal de masse 48 Par conséquent, étant don- né que la région de type P 49 fonctionne en tant qu' électrode de grille possédant le niveau de la masse ( O volt), la tension VG prend la valeur -21 volts lorsque la donnée doit être enregistrée (V Pp, = 21 volts), et
5 volts lorsque la donnée doit être lue (V = 5 volts).
Par conséquent le courant de drain IDS' qui tran-
site par la partie de canal CH 4, varie comme cela est in- diqué par la courbe a sur la figure 11 Dans ce cas 1 ' épaisseur de la
pellicule 2 b de Si O 2 de champ (pellicule d'oxyde de grille) estde 600 nanomètres Par conséquent un courant de drain intense DS ( 10 6 A) circule lorsque la donnée doit être enregistrée, et un très faible courant ( 10 11 A) circule lorsque la donnée doit être lue, ce qui
contribue à accroître la stabilité du fonctionnement Lors-
que la pellicule d'oxyde de grille est constituée par une pellicule Si O 2 (une pellicule formée par oxydation de la
surface de la pellicule de silicium polycristallin et pos-
sédant une épaisseur de 100 nanomètres), la caractéristique prend la forme de la courbe b sur la figure 11 Lorsque
la pellicule d'oxyde de grille est constituée par une pel-
licule de Si O 2 de grille ordinaire (possédant une épaisseur de 75 nanomètres), qui est formée par oxydation thermique du silicium monocristallin, la courbe caractéristique est la courbe c représentéesur la figure 11 Cela indique que, avec la pellicule de Si O 2 ou avec la pellicule de Si O 2 de
grille, le courant de drain IDS est aisément modifié lors-
qu'une donnée doit être lue (VG = I-5 voltsl) par mise à la mase de la grille Le courant de drain varie d'une manière particulièrement importante dans le cas de la courbe c Cette tendance devient évidente lorsque la
grille est placée à un niveau négatif (c'est-à-dire lors-
que VG = 1 (-7 volts)l à 1 (-1 volts)|) Mais, d'après cette forme de réalisation dans laquelle la pellicule d' oxyde de grille est utilisée en tant que pellicule de Si O 2
de champ, le courant de drain IDS est stabilisé comme ce-
la est représenté par la courbe a, et-le courant de fui-
te peut être fortement réduit.
Dans la troisième forme de réalisation mention-
née précédemment, le fait de prévoir l'électrode de
grille 45 permet le passage d'un courant de drain inten-
se IDS lorsqu'une donnée doit être enregistrée Mais dans la forme de réalisation de la figure 10, le seul courant de drain IDS provenant du côté du substrat est commandé et il s'écoule un faible courant IDS La troisième forme de réalisation peut être rendue identique à la forme de réalisation de la figure 10 si l'électrode de grille 45 est flottante ou bien est réglée au potentiel de la masse Cependant il peut s'écouler un courant de drain plus intense dans le cas o l'électrode de grille est
prévueque dans le cas o cette électrode n'est pas pré-
vue -
Dans la forme de réalisation de la figure 10 en
outre la pellicule de silicium polycristallin à résis-
tance élevée raccordée à l'alimentation en énergie V p
est formée sur la pellicule de Si O 2 de champ et est sé-
parée du substrat 1 Par conséquent aucun transistor
parasite n'est formé avec les éléments (éléments de cir-
cuits périphériques) situés dans la partie B en circuit CMOS de la figure 8, le phénomène de verrouillage est
empêché de façon efficace et le fonctionnement est sta-
ble.
La figure 12 montre une cinquième forme de réa-
lisation de 1 aprésente invention Dans cette forme de réalisation, contrairement à la forme de réalisation de la figure 8, les régions de source, de drain et de canal
des transistors MISPET QP 4 situées dans le circuit élé-
* vateur de charges sont constituées par des pellicules de silicium polycristallin et sont raccordées à la grille de
commande CG 4 par l'intermédiaire d'un câblage en alumi-
nium 41 Cette structure permet également d'obtenir des
éléments à haute résistance qui assument les mêmes fonc-
tions et jouent le même rôle que les éléments des formes de réalisation mentionnée précédemment, sans qu'il soit
nécessaire de modifier le procédé de fabrication.
Le procédé de fabrication consiste à laisser
subsister une partie de la première pellicule de sili-
cium polycristallin pour former la pellicule 2 b et Si O 2 de champ au cours de la phase opératoire de la figure 9 A, à oxyder la surface de la première pellicule de silicium
polycristallin, à déposer la seconde pellicule de sili-
-cium polycristallin, à la suite de quoi on effectue une structuration comme représentée sur la figure 9 C, et à
oxyder la surface de la pellicule Dans ce cas la pelli-
cule de silicium polycristallin de la grille de commande CG 4 est structurée de telle manière qu'elle est séparée de la pellicule de silicium polycristallin comme cela est
représenté sur la figure 12 Des ions d'arsenic sont en-
suite injectés comme cela est illustré sur la figure 9 B
avec formation de la pellicule de Si O 2 au moyen de la mé-
thode de dépôt chimique en phase vapeur en utilisant un masque, de manière à former de ce fait des régions de type
N Ici la surface de la pellicule de silicium polycris-
tallin situéesur le côté de la partie de canal CH 4 doit être recouverte par un masque (Si O 2) Des ions de borre
sont ensuite injectés de la même manière que cela est in-
diqué sur la figure 9 E, la surface est oxydée et l'on dé-
pose du verre aux phosphosilicates de la même manière que cela est illustré sur la figure 9 F Après que des trous aient été formés à travers la pellicule de verre,
on dépose en phase vapeur de l'aluminium et on le struc-
ture de manière à former des câblages d'aluminium Dm, 41, 10, etc.
La figure 13 montre une sixième forme de rêali-
sation de la présente invention.
Dans cette forme de réalisation, contrairement à la forme de réalisation de la figure 8, le transistor MISFET situé dans le circuit élévateur possède un canal N et est alimenté, par l'intermédiaire de l'électrode de
grille 42, par une tension égale ou supérieure à la ten-
sion VPP appliquée au drain 9 C'est pourquoi l'élément de résistance variable est un transistor MISFET à canal N Par conséquent pour enregistrer une donnée (avec
V = 21 volts) on applique une tension égale ou supé-
rieure à 20 Vpp à l'électrode de grille de manière à rendre conducteur le transistor à effet de champ Pour lire une donnée, on applique une tension de 5 volts ou plus à l'électrode de grille de manière à rendre le transistor à effet de champ non conducteur Dans ce cas,; étant donné que la résistance est introduite dans la partie de canal du transistor à effet de champ, la tension de grille doit être supérieure à V P.
Lors de la formation dl transistor MISFET à ca-
nal N, il ne faut pas injecter d'ions de bore dansla partie de canal au cours de la phase opératoire de la figure 9 E.
La figure 14 montre une septième forme de réali-
sation selon la présente invention.
Dans cette forme de réalisation, le transistor MISFET situé dans le circuit élévateur ou de charge est
constitué par des pellicules de silicium polycristal-
lin disposées selon une structure à deux couches, la pellicule de silicium polycristallin 50 constituant la couche inférieure servant d'électrode de grille et une
pellicule de silicium polycristallin de haute résistan-
ce constituant la couche supérieure servant de partie de canal CH 4 Sur la figure 14, la référence 51 désigne un
câblage en aluminium servant à mettre à la masse l'élec-
trode de grille Tout comme la pellicule de silicium polycristallin 23 de la figure 9 A, on laisse subsister l' électrode de grille 50 sur la pellicule 2 b de Si O 2 de champ à côté de la pellicule de silicum polycristallin constituant la première couche, et on la traite avec du phosphore de manière à lui conférer le type N+, en même temps que la pellicule de silicium polycristallin 23 Au cours de la phase opératoire de la figure 9 B,
on laisse subsister la seconde couche de silicium poly-
cristallin contiguë à la grille de commande CG 4 de ma-
nière qu'elle recouvre partiellement l'électrode de grille 50 En outre on forme des régions de type P 43, 44 des deux côtés de la partie du canal CH 4, au moyen d'uneinjection d'ions d'arsenic 35 et d'ions de bore
38 (figure 9 E).
Dans cette forme de réalisation les opérations de lecture et d'enregistrement peuvent être effectuées de façon stable en raison de la structure MISFET, tout comme dans le cas de la forme de réalisation mentionnée
précédemment La vitesse d'enregistrement peut être suf-
fisamment accrue Cependant, étant donné que la pellicu-
le d'oxyde de grille est constituée par une pellicule d' oxyde 20 (possédant une épaisseur de 100 à 120 nanomètres)
formée par oxydation de la surface de la pellicule de si-
licium polycristallin 150 constituant la première couche, le courant de drain IDS varie dans une certaine mesure
lorsque la tension de grille VG est modifiée pour la lec-
ture de la donnée, comme cela est mentionnée en référence à la figure 11 Cependant ce problème ne se produit pas lorsque la grille est raccordée à la masse; le courant
de drain 1 DS peut être suffisamment réduit et stabilisé.
La figure 15 montre une huitième forme de réali-
sation de la présente invention Par rapport à la forme
de réalisation de la figure 14, cette forme de réalisa-
tion de la figure 15 possède une électrode de grille 52 constituée par une pellicule de silicium polycristallin constituant la seconde couche et possède une pellicule de silicium polycristallin constituant la première couche et située du côté du canal CH 4 et raccordéeà la grille
de commande CG 4 par l'intermédiaire d'un câblage d'alu-
minium 41, tout comme dans le cas de la forme de réali-
sation de la figure 12.
La constitution de cette forme de réalisation permet également d'obtenir des éléments à résistance
variable (transistors MISFET) constitués par des pel-
licules de silicium polycristallin possédant une struc-
ture à deux couches tout comme dans le cas de la forme
de réalisation de la figure 12.
Les figures 16 à 19 montrent une neuvième forme de réalisation de la présente invention On réalise des éléments à résistance variable conformément à la
neuvième forme de réalisation en modifiant la structu-
re de la figure 10 C'est-à-dire que les parties de ca-
nal CH 4 sont constituée par une pellicule de silicium
polycristallin constituant la première couche comme re-
présenté sur la figure 12, et sont raccordées aux grilles
de commande CG 4 par l'intermédiaire de câblages en alu-
minium 53 Ici par exemple quatre parties de canal CH 4 sont raccordées en parallèle comme cela est représenté
sur la figure 16 Il n'existe aucune pellicule de sili-
cium polycristallin dans les parties 54 entre ces ca-
naux; c'est-à-dire que les canaux sont séparés les uns des autres par une pellicule isolante (telle qu'une
pellicule 20 de Si O 2, une pellicule de verre 22 ou ana-
logue). Conformément à cette structure, plusieurs éléments à ésistance variable sont raccordés en parallèle entre la source d'alimentation en énergie V p et les lignes de transmission de mots, ce qui rend possible d'accroître le courant de charge, qui pénètre dans les lignes de
transmission de mots lorsqu'une donnée doit être enregis-
trée En effet les inventeurs à la base de la présente demande ont découvert qu'avec le transistor MISFET, dans lequel une pellicule de silicium polycristallin à haute résistance est utilisé pour constituer la partie de canal, le courant de drain IDS circule sans être affecté par la largeur de canal W (le courant n'augmentepas lorsque la
largeur du canal augmente) pourvu que la pellicule d'oxy-
de de grille possède une épaisseur accrue, et ils-ont trou- vé que le courant de drain IDS peut de ce fait être accru de N fois en fonction du nombre (n) de parties de canal CH 4 disposés parallèlement comme cela est représenté
sur la figure 16.
La figure 18 illustre le fait que, lorsque l'on
augmentele nombre des parties de canal en maintenant cons-
tante la longueur de canal R, le courant de drain 'DS aug-
mente fortement lorsque la tension de grille VG augmente, mais n'augmente pas de façon substantielle si la largeur de canal est simplement accrue (dans ce cas le nombre de
canaux est égal à un) comme cela est indiqué par une li-
gne formée de traits interrompus Par conséquent, avec la constitution de cette forme de réalisation, un courant
intense peut circuler lorsqu'une donnée doit être enre-
gistrée et la vitesse de mise en charge des lignes de
transmission de motspeut être grandement accrue.
Les parties de canal CH 4 peuvent être raccordées
en parallèle comme cela est représenté sur la figure 19.
En effet les régions de type Pl 43, 44 sont disposées d' une manière isolée et les contacts des câblages 10, 53 sont raccordés à ces régions de type P
Les parties de canal disposées en parallèle peu-
vent être aisément formées en mettant en oeuvre un procé-
dé ordinaire de fabrication, avec structuration de la
pellicule de silicium polycristallin de la première cou-
che (ou de la seconde couche) au moyen d'une attaqhe pho-
tochimique.
La figure 20 montre une dixième forme de réalisa-
tion de la présente invention La caractéristique de cet-
te forme de réalisation est que la pellicule d'oxyde de
grille du transistor MISPET constituant l'élément à rësis-
tance variable dans le circuit élévateur ou de charge est constituéepar une pellicule d'oxyde 55 à la surface du
substrat en silicium 1, qui est utilisée en tant qu'élèc-
trode de grille Lesautres parties sont essentiellement les mêmes que celles de la figure 10 La pellicule d'oxy- de de grille 55 est, dans ce cas, formée par la mise en oeuvre des mêmes phases opératoires de la formation dé
la pellicule d'oxyde de grille 19 des circuits périphé-
riques 3.
Cette forme de réalisation permet d'obtenir les mêmes fonctions et les mêmes effets que ceux des formes de réalisation mentionnées précédemment (par exemple de la figure 10) En outre on peut obtenir de bonnes
caractéristiques MOS étant donné que le transistor MIS-
FET qui constitue l'élément à résistance variable possè-
de une pellicule d'oxyde de grille constituée par une
pellicule d'oxyde située à la surface du silicium mono-
cristallin En outre le dispositif peut être fabriqué
sans aucune modification importante du processus de fa-
brication de mémoires EPROM ordinaires, et sans nécessi-
ter de phases opératoires supplémentaires.
La figure 21 montre une onzième forme de réali-
sation de la présente invention Dans cette dernière,
on oxyde la surface du silicium monocristallin de manié-
re à former une pellicule d'oxyde de grille 56 au moyen de la même phase opératoire que la phase opératoire de formation de la pellicule d'oxyde de grille 18 de la
cellule de mémoire Cependant cette forme de réalisa-
tion se caractérise par le fait que les parties de canal
CH 4 sont constituées par une pellicule de silicium poly-
cristallin constituant la première couche L'électrode
de grille se compose d'un puits de type N 42, qui est ali-
menté par la tension d'alimentation en énergie Vpp ou par une tension supérieure à partir du câblage en aluminium 8 par l'intermédiaire d'une région de diffusion du type N+ 7 Ici le transistor MISFET est du type à canal N et est
raccordé à la ligne de transmission de mots par l'inter-
médiaire d'un câblage d'aluminium 41.
Les figures 22 et 23 illustrent une douzième for-
me de réalisation de la présente invention Cette forme de réalisation inclut une modification partielle de la troisième forme de réalisation de la figure 8 Sur la figure 22, les régions de type N+ 43 des transistors
MISFET utilisés en tant qu'éléments à résistance varia-
ble dans le circuit de mise en charge et les couches de silicium polycristallin de type N 27 constituant les
lignes de transmission de mots sontraccordées électri-
quement à des câblages d'aluminium 62 Les câblages d'
aluminium 62 et les régions de type Pu 43 sont raccor-
dés à des parties de raccordement 61 Etant donné que
les régions de type P de la pellicule de silicium po-
lycristallin et les régions de type N sont raccordées ensemble par l'intermédiaire de câblages d'aluminium,
il est possible d'éliminer la chute de tension se dé-
veloppant aux bornes de la jonction P -N+ formée entre les régions individuelles mentionnées précédemment Par conséquent la tension d'alimentation en énergie délivrée par la borne d'alimentation en énergie V pp-peut être appliquée de façon efficace à la grille de commande de
la cellule de mémoire La figure 23 est une vue en cou-
pe prise le long de la ligne X-X de la figure 22 et qui montre une partie B contenant des éléments de circuits périphériques La partie A de la cellule de mémoire, telle que par exemple des transistors MISFET dans les circuits de mise en charge, constituée par une pellicule
de silicium polycristallin formée sur les régions de dif-
fusion de type N+ 4,5, par des grilles de commande CG 3, CG 4, par des grilles flottantes FG 3, FG 4, par la ligne de transmission de bits Dm et par la pellicule 2 b de Si O 2
de champ, et la partie B des éléments de circuit périphé-
rique sont à peu près les mêmesque celles de la figure 3.
Cependant il existe une différence dans le fait que la ré-
gion 43 de source de type P" de la pellicule de silicium polycristallin constituant le transistor MISPET situé dans le circuit de mise en charge et la pellicule de silicium polycristallin 27 constituant la grille de commande CG 4 sont raccordées électriquement ensemble à
un câblage d'aluminium 62.
Bien que la présente invention ait été décrite
comme indiquée ci-dessus, ces formes de réalisation peu-
vent en outre être modifiéessans sortir du cadre de l'invention Par exemple la constitution du transistor MISFET qui sert d'élément à résistance variable dans le circuit élévateur ou de mise en charge peut être modifiée de différentes autres manières; c'est-à-dire que la surface du silicium monocristallin peut être oxydée de manière à former une pellicule d'oxyde de grille, et un transistor MISFET possédant une pellicule le de silicium polycristallin formée de deux couches, comme représenté sur la figure 15,peut être réalisé sur
ledit silicium En outre la tension de grille (pola-
risation de grille)peut être appliquée selon diverses
méthodes Par ailleurs la pellicule de silicium poly-
cristallin constituant la-partie de canal peut être trans-
formée en une pellicule de monocristal en utilisant une méthode largement connue de recuit par faisceau laser
de manière à former une pellicule de silicium monocris-
tallin Il est en outre possible de modifier les carac-
téristiques MOS en dopant les parties de canal du sili-
cium polycristallin à haute résistance avec des impure-
tés au moyen d'une injection d'ions -N'étantpas limitée à la mémoire EPROM mentionnée précédemment, la présente invention peut être également adaptée à une mémoire EAROM (mémoire ROM électriquement modifiable) ainsi qu' à d'autres mémoires rémanentes qui sont utilisées avec des tensions élevées d'alimentation en énergie V P.
Claims (4)
1. Dispositif de mémoire rémanente caractérisé en ce qu'il comporte plusieurs cellules de mémoire rémanente
QM 1-1 O M 1-m'Q Mm-1 Q Mmn) du type à grille iso-
lée qui sont formies sur un substrat semiconducteur ( 1) et qui possèdent des électrodes de grille dé commande (GC 1 ICG 2, CG 3), des bornes (Vpp) servant à appliquer une tension élevée de commande et une basse tension de commande, et plusieurs lignes de transmission de mots (W 1, W Wn)
dont les extrémités situées d'une côté sont raccordées aux-
dites bornes par l'intermédiaire d'éléments formant résis-
tances (r 1 rn), plusieurs cellules de mémoire étant raccordées à chacune des lignes de transmission de mots, tandis que des éléments formant résistance sont constitués par une pellicule de silicium polycristallin formée sur une pellicule isolante ( 2 b> sur le subtrat semiconducteurs ( 1).
2 Dispositif de mémoire rémanente selon la reven-
dication 1, caractérisé en ce que les extrémités sur un côté des lignes de transmission de mots sont raccordées à des décodeurs (X-DEC) par l'intermédiaire de transistors
à effet de champ du type à grille isolée (Q Tl Q Tn)-
3 Dispositif de mémoire rémanente selon la reven-
dication 1, caractérisé en ce que les diverses cellules de mémoire rémanente du type à grille isolée possèdent des électrodes de grille flottantes (FG 2#FG 3,FG 4) constituées
par une pellicule de silicium polycristallin.
4 Dispositif de mémoire rémanente selon la reven-
dication 1, caractérisé en ce que les différenctes cellu-
les de mémoire sont raccordées à des lignes de transmission
de bits (D 1 Dn) qui sont raccordées à un circuit de lec-
ture (RC) et à un circuit d'enregistrement (WC) par l'in-
termédiaire d'organes de commutation (Q Dispositif de mémoire rémanente selon la reven- dication 1, caractérisé en ce que les différentes lignes de transmission de mots (W 1 Wn) sont constituées par
une pellicule de silicium polycristallin et sont réali-
sées sous la forme de structures unitaires avec les élec-
trodes de grille de commande (CG 2 CG 3#CG 4) desdites cel-
lules de mémoire rémanente.
6 Dispositif de mémoire rémanente selon la re-
vendication 4, caractérisé en ce que les lignes de trans-
mission de-bits (D 1 Dn) sont constituées par une
couche d'aluminium.
7 Dispositif de mémoire rémanente caractérisé en ce qu'il comporte plusieurs cellules de mémoire rémanente
M M m'-Mn-1 ' Q Mmn) du type à grille iso-
lée, qui sont formées sur un subtrat semiconducteur ( 1) etqui ca Sortent respectivement des électrodes de grille
de commande (CG 2,CG 3,CG 4), des bornes (Vpp) servant à ap-
pliquer une tension élevée de commande et une basse ten-
sion de commande, et plusieurs lignes de transmission de mots (W 1 W) dont les extrémités situées d'un côté
sont raccordées auxdites bornes par l'intermédiaire d'élé-
ments formant résistance (R 1 Rn'Qp 1 Qpn) compor-
tant des électrodes de commande, plusieurs cellules de mé-
moire étant raccordées à chacune desdites lignes de trans-
mission de mots et lesdits éléments formant résistance, qui possèdent des électrodes de commande, étant constitués
par une pellicule de silicium polycristallin qui est for-
mée sur une pellicule isolante sur le substrat semiconduc-
teur.
8 Dispositif de mémoire rémanente selon la reven-
dication 7, caractérisé en ce que les électrodes de com-
mande sont constituées par des électrodes métalliques for-
mées sur la pellicule de silicium polycristallin au-dessus
d'une pellicule isolante.
9 Dispositif de mémoire rémanente selon la reven-
dication 7, caractérisé en ce que les électrodes de com-
mande sont constituées par des électrodes métalliques for-
mées sur la couche de silicium polycristallin au-dessus d'
une pellicule isolante et par des régions de puits semi-
conductrices formées dans le substrat semiconducteur au-
dessous de la pellicule de silicium polycristallin.
Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que les électrodes de
commande sont constituées par des régions à haute concen-
tration possédant le même type de conductivité que le sub-
strat et formées dans le substrat semiconducteur au-dessous
de la pellicule de silicium polycristallin.
11 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que lesdits éléments
formant résistance (R 1-àRn'Qp 1 àQ Pn> sont consti-
tuées par des pellicules de silicium polycristallin du
type à deux couches et que la pellicule de silicium po-
lycristallin de la couche supérieure sert d'électrode
de commande.
12 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que la pellicule isolan-
te servant à former les éléments formant résistances est
une pellicule de Si O 2 de champ qui isole les éléments.
13 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que la pellicule isolan-
te servant à former les éléments formant résistances est
constituée par-une pellicule d'oxyde de grille ( 42).
14 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que les lignes de trans-
mission de mots (W 1 Wn) sont constituéespar uoepelli-
cule de silicium polycristallin ( 27) et sont réalisées sous la forme de structures unitaires avec les éléments
formant résistancesqui possèdent une électrode de commande.
Dispositif de mémoire rémanente selon la reven-
dication 7, caractérisé en ce que leslignesde transmisssion de mots (W 1 Wn) sont constituées par une pellicule de silicium polycristallin et sont raccordées auxdits éléments
formant résistancesqui comportent des électrodes de comman-
de,par l'intermédiaire d'une couche d'aluminium.
16 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que les éléments formant
résistances(R 1 Rn Qp Pl Qpn) comportant des éle-
trodes de commande, sont constituées par des pellicules de silicium polycristallin possédant une structure à deux couches et la pellicule de silicium polycristallin de la
couche inférieure sert d'électrode de commande.
17 Dispositif de mémoire rémanente selon la re-
vendication 7, caractérisé en ce que la pellicule 'de
silicium polycristallin de la couche supérieure est rac-
cordée aux lignes de transmission de mots (W 1 W).
18 Dispositif de mémoire rémanente, caractérisé
en ce qu'il comporte plusieurs cellules de mémoire rémanen-
te (QM 1-1 à Q Ml-m 1-in' 'm à Qn Mm-n) du type à gril-
le isolée, qui sont-formées sur un substrat semiconducteur ( 1) et qui possèdent des électrodes de grille de commande (CG 1,CG 2 'CG 3), des bornes (Vp) servant à appliquer une
tension élevée de commande et une basse tension de com-
mande, et plusieurs lignes de transmission de mots (W 1
à Wn), dont les extrémités situées d'un côté sont rac-
cordées auxdites bornes par l'intermédiaire de transis-
tors MISFET (R 1 R n Q Pl Qpn) qui utilisent une pellicule de silicium polycristallin en-tant que partie
formant canal (CH 29 CH 3#CH 4), plusieurs cellules de mémoi-
re étant raccordées à chacune des lignes de transmission
de mots, tandis que la pellicule de silicium polycristal-
lin, qui sert de partie de canal desdits transistors MIS-
FE Test formée sur une pellicule isolante du substrat semi-
conducteur ( 1).
19 Dispositif de mémoire rémanente selon la re-
vendication 18, caractérisé en ce que les parties formant canal (CH 2,CH 3 'CH 4) forment plusieurs éléments qui sont
raccordés en parallèle les uns aux autres.
Dispositif de mémoire rémanente selon la re-
vendication 18, caractérisé en ce que l'électrode de gril-
le ( 42,45) du transistor MISFET est constituée par une
pellicule de silicium polycristallin, une couche d'alumi-
nium ou une région de puits semiconductrice.
21 Dispositif de mémoire rémanente selon la re-
vendication 18, caractérisé en ce que l'électrode de grille du transistor MISFET est constituée par une pelli- cule de silicium polycristallin et par une région de puits
semiconductrice ( 42).
<, 22 Dispositif de mémoire rémanente selon la re-
vendication 18, caractérisé en ce que l'électrode de grille du transistor MISFET est constituéepar une couche d'aluminium ( 45) et une région de puits semiconductrice
( 42).
23 Procédé de fabrication de dispositifs de mé-
moire rémanente, caractérisé en ce qu'il inclut une mha-
se opératoire de formation d'une pellicule isolante de champ ( 2 b) de manière à isoler une première région (A), dans laquelle les cellules de mémoire (QM, 1 àQM 1 A
-M 1 Qm-n>) sont formées à la surface d'un sub-
strat semiconducteur ( 1), par rapport à une seconde ré-
gion (B), o des parties de circuitspériphériques sont
formées, une phase opératoire de formation d'une premiè-
re pellicule de silicium polycristallin ( 23) sur ladite première région, une phase opératoire de formation d' une seconde pellicule de silicium polycristallin ( 24) sur ladite première pellicule de silicium polycristallin ( 23), sur la pellicule d'isolant de champ ( 2 b) et sur la seconde région (B), une phase opératoire de formation sélective d'un masque ( 25) sur la seconde pellicule de
silicium polycristallin < 24) sur la pellicule d'iso-
lant de champ de manière à doper la seconde pellicule de silicium polycristallin ( 24) avec des impuretés possédant un premier type de conductivité, une phase opératoire d'
élimination dudit masque ( 25) et d'attaque chimique sé-
lective desdites première et seconde pelliculesde sili-
cium polycristallin ( 23,24) de manière à former une élec-
trode de grille flottante < 28,29) et une électrode de gril-
le de commande ( 26,27) sur la première région (A), avec formation d'une partie formant résistance (r 4,9) d'une pellicule de silicium polycristallin sur la pellicule d' isolant de champ et formation d'une électrode de grille ( 30,31) sur ladite seconde région,une phase opératoire de formation sélective d'un masque ( 32,33) sur la partie formant résistance (r 4,9) ébladite pellicule de silicium polycristallin sur la pellicule d'isolant de champ ( 2 b) et de dopage ( 35) de la pellicule de silicium polycristallin située sur la pellicule d'isolation et des première et
seconde région avec des impuretés possédant le premier ty-
pe de conductivité de manière àformer les régions de sour-
ce et de drain ( 4,5) des cellules de mémoire dans la pre-
mière région (A), et les régions de source et de drain ( 14,15) dans les parties de circuitspériphériques dans la seconde région (B), une phase opératoire de formation d'une pellicule protectrice ( 22) sur le substrat ( 1) qui
est traité comme mentionné précédemment, une phase opé-
ratoire d'élimination sélective de la pellicule protec-
trice ( 22)>de manière à former des trous traversants
( 38,40) de telle manière qu'une partie des cellules de mé-
moire située dans la première région ( 1) et une partie des
éléments formant résistances(r 4,9) situés sur la pellicu-
le d'isolant de champ ( 2 a) sont mises à nu de façon sélec-
tive, et une phase opératoire de formation de câblages mé-
talliques raccordés aux cellules de mémoire et aux parties
formant résistancespar l'intermédiaire desdits trous tra-
versant 1.
24 Procédé de fabrication de dispositifs de mêmoi-
re rémanente selon la revendication 23, caractérisé-en ce
que les première et seconde pelliculesde silicium poly-
cristallin ( 23,24) sont formées en utilisant le procédé
de dépôt chimique en phase vapeur.
Procédé de fabrication de dispositifs de mémoi-
re rémanente selon la revendication 23, caractérisé en ce que les première et seconde régiors (A,B) et la pellicule de silicium polycristallin ( 24) située sur la pellicule d'isolant de champ ( 2 b> sont dopéesavec des impuretés possédant le premier type de conductivité, au moyen de
la technique d'implantation ionique.
26 Procédé de fabrication de dispositifs de mé- moire rémanente selon la revendication 23, caractérisé en ce que les première et seconde pellicules de silicium
polycristallin ( 23,24) sont soumises à une attaque chi-
mique sélective de manière à former les électrodes de grille de commande ( 30,31) sur la première région (A)
et les parties formant résistances(r 4,9) sur la pelli-
cule d'isolant de champ ( 2 b) d'une manière continue sous
la forme de structures unitaires.
27 Procédé de fabrication de dispositifs de mé-
moire rémanente selon la revendication 23, caractérisé en ce que les pellicules de silicium polycristallin ( 23, 24) situées sur les première et seconde régions (A,B) et sur la pellicule d'isolant de champ ( 2 b) sont dopées
par des impuretés possédant le premier type de conduc-
tivité et que la seconde région (B) est ensuite dopée:
avec les impuretés possédant un second type de conducti-
vité de manière à former les régions:de source et de drain ayant le second type de conductivité dans la partie des circuitspériphériques.
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