JPS5827371A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は不揮発性メモり装置、例えばｍＰＪｌ。

Ｍ　　（ｅｒａａａｂｌｅ　　ａｎａ　　５ｌｓｏｔｒ
ｉｃａｌｌｙ　　ｐｒｏｇｒ＠ｌ１ｌ−−ｂｌ・ＲＯＭ
　　）に関するものである。

１１ＦＲＯＭにおいては、フローティングゲートとコン
トロールゲートとの２重ゲート構造のＭ！８１ｍ　？　
（Ｍ＠ｔａｌ　Ｉｎ５ｕｌａｔｏｒ　８ｅｍｉａｏＭｕ
ａｔｏｒν１ｅａｎ　Ｍｆｆｔｓ６ｔ　ｔｒａｎｓｉｓ
ｔｏｒ　）Ｋよって構成され九メモリセルを縦横に配し
、Ｘ方向の各メモリセルのコントロールゲートに対して
ハ！テコーダへのフドシス信号に基〈制御信号を共通の
ワード纏で選択的に与え、かつ１方向の各メモリセルの
ドレインに対してはＹデコーダへのアドレス信号に基〈
制御信号音共通のビット−で選択的に与え、これによっ
て書込み又は読出し動作を行なうようにしている。この
よう１ｋｌＰＲＯＭでは、デコーダ等の周辺回路七単−
導電製チャネルのＭより１１！で構成すると消費電力か
大きくなるために１その周辺回路’（ＯＭ　Ｏ８（ＯＯ
ｍｐｌｅｌｌｅｎｔｌＬｒ７　Ｍ＠　−ｔａｌ　０Ｘｉ
ｄ＠１３ｅｍｉｏＯｎａｕ）ｔｏｒ　ＩＦ　Ｍ　Ｔ　）
化してパワーカットｔ−図ることか考えられる。

しかしながら、本発明者等が検討したところ、上記のよ
うに周辺回＠’ｌｆＯＭＯＢ化し九場合、ワ−ド纏と電
源（Ｖ、Ｐ）との関Ｋ１１続されるワード線充電用のプ
ルアップ回Ｉ８において、デプレッションモードの葺チ
ャンネルＭＺ８Ｆｌ！を抵抗素子として用いると、％に
続出し時に多量の電流がワード線からＸデコーダへ流れ
込み、却って低消費電力化にとって不適当であることが
判明した。

具体的Ｉ／Ｃ説明すると、読出し時においては、非選択
ライン上のワード線とＸデコーダとの間に接続したトラ
ンスファゲート（デプレッションセードのＭＩ８νＸｔ
）が導通するから、上記抵抗の両端には絖出し電圧（’
ＰＰ−５”Ｉ　）分の電位差が生じる。ところが、プル
アップ回路の上記ＭｌａＩＥＴの抵抗が小さいことから
この１１テ、ワード線、更にはトランスファゲートを介
して電源からの電流がＸデコーダへ容品に流れ込んでし
まう。

この電流は各ワード＃についてＩＤｐｈＨ４１１ｆつｍ
れ、ｃｏ大めｃ全体と１．？Ｓｍ＊＠［Ｏ１ｍ＄流れる
ことになる。ま九こうし九現象は、Ｘデコーダ側のプル
アップ＠Ｉ＃ｉ＃Ｃ上記と同様のデプレッションモード
のＭＩ＆ＰＩｆｔ−抵抗素子として用いる場合にも生じ
、続出し時ＫＹデゴーダへも余分な電流が流れ込むため
に１電流消費量か更に大きくなってしまう。

仁のよう＆読出し時の消費電ｆｌＬを減らしＩＰｌｏＭ
の低消費電力化會釆九丁ための対策として、ＭＩＪｉν
１！のチャンネル幅とチャンネル長との比（Ｗ／Ｌ）ｔ
−小さくしてドレイン電流を減ら丁ことが考えられるが
、この場合には、チャンネル幅はＴｏま）小さくでき１
にいという制約からチャンネル長【大きくＴるしかなｉ
つ従ってチャンネル長【大きくとることによってそれだ
けＭ工ｓｙｍＴの面積が増え、高集積化にとって不利で
ある。

そこで、上記デプレッションモードのｖチャンネルｗｘ
ａｙｐＭＴＫ換ＪしてエンハンスメントモードのＰチャ
ンネルＭＸＢ’！１ＢＴｆ抵抗素子として用いることｔ
本発明者等線検討した。この場合読み出し時非選択ライ
ンに流れる電流はカットできたが、書き込み時に例えば
２５Ｖ又は２１Ｖという高い書込み電圧（ｖＰア）を使
用する友めにラッチ了ツブ現象か生じ、素子の破壊を招
く恐れがあることか分つ九。即ち、０Ｍ０８ｔＩＩＩＩ
１．するＨチャンネル層１８１３丁とＰチャンネルＭ工
８ＦＫ丁との関に杜、両１ｇ丁の各拡散領域と牛導体基
板とウェルとによってＰＩＰ及びＭＰＮの各寄生トラン
ジスタが生じ、この寄生トランジスタへの高電圧印加が
トリガ源となって両寄生トランジスタによるＰＭＰＭサ
イリスタ構造が導通してしまう。

従って、本発明のｔａｌの目的は、消費電力を大幅に減
少させると共に集積度も同上させ、更にラッチアップを
防止して安定動作ｔ−′ｒｑ能にすることができるメモ
リ装置ｔ−得ることＫｈる。又、本発明の１８２の目的
は、上記Ｏように消費電力を大幅に減少させ、集積＊１
−向上させ、更にラッチアップを防止して安定動作會可
艶にするこ・とができるメモリＩ装置において、プルア
ンプ回路の抵抗素子として、読み出し時は抵抗Ｖｉが大
きくて無効電流を抑えることかでき書き込み時には抵抗
値が小さく充１１Ｉｃ運波を尚めることができるメモリ
装置を得ることにめる。

以下、本発明會］ｉｉＦＲＯＭＫ適用した実施例を図面
について述べるう 第１図は、ｌｌｔＦＲＯＭの回路構成を示すものでアル
。フローテイングケー）、！−コントロールゲートとの
２重ゲート構造のＨチャンネルＭよりν罵τ（ＱＭＳ　
−１”・・・”Ｍｌ−１１）〜（ＱＭｎ　−１’・・・
・・ＱＭｎ−１）Ｋよって各メモリ七ルが縦横に形成さ
れている。各コントロールグー）１結ぶ共通のワード線
Ｗｌ　、ｖ、・・・・・・Ｗｎと、各ドレインを結ぶ共
通のビット＃Ｄｘ　・・・・・・Ｄｍとがマトリックス
状に交差して配置されている。各ワード線は一端側にて
デプレッションモードのトランスファゲートｔＴｔ　”
””ＱｙＨｋ介して！デコーダＸ−ＤＢＯＫ夫々接続さ
れ、また他ｌ１ｌｌ！１１はワードｌｉ！充電用のプル
アップ回路を構成する可変抵抗素子Ｒ１′・・・・・・
Ｒｎ’に介して電源ｖＰＰに夫々！！絖されている。

各ビット−はスイッチング用Ｍ工５ｙｉｉ丁ｑｓ１・・
・・・・ＧＬＩＢｌｋ介し、コモンピッ）＠！によって
耽出し回路及び書込み回路Ｋｇ続されている。またｌｌ
　Ｔ　Ｑ、、・・・・・・”ａｍのゲートはトランスフ
ァゲ−’　”ＴＩ’・・・・・・Ｑ？ｍ’を介してＹ−
ＤＭＯＫ夫々接続されてシリ、！！［］Ｆｌ？Ｑ８．・
・・・・・’Ｌｓｍ　　とトランスファゲートｑ　′・
・・・・・ｑ　′　との間ではプル７丁重　　　　　１
ｍ ツブ回路の可変抵抗素子Ｒ■′・・・−Ｒエ　が電源’
ＰＰとの間に接続されている。

このＭＰＲＯＭＫかいては、低消費電力化の丸めに各デ
コーダＸ−ＤＩ！Ｏ及びＹ−ＤＩＩＯ１貌出し及び書込
み回路尋の周辺回路はＣＭＯｆｌＫよって構成されてい
る。ここて注目丁べきことは、高電圧を加えるための電
ＩＩｖＰＰ側の各プルアップ回路の抵抗素子Ｒ１・・・
・−”ｎ、　Ｒ１・１．−、−Ｒ工・　とじて、既述し
たデプレッションモードのＭＩｇＦｍ？［代えて、高抵
抗ポリシリコンｊｉｉｌｔ−チャンネル葡トするｙｘｇ
ｙｍＴ（可変抵抗素子）が用いられていることである。

これを＃１２図及び第３図で詳細Ｋｆ１２明する。

第２図は、例えば３本のり−ドＡｌＷｍ　％　”１、Ｗ
４についての各プルアップー路ｓｋ示し、第３図は周辺
回路素子【含む＄２ａｃ１のＸ−Ｘ１ｌａ断面を示すも
のであるが、他Ｏ箇所（上記Ｒ、Ｉ・・・・−ｉｉ　、
１の部分も含む）も同様に構成されるので図示省略して
いる。）ｐ’ａｉシリコン基板１の一生面に成畏させ九
フィールド８１０鵞績２亀によって各メモリセルか区分
され、また仁のメモリセルｔＩＩ６はデコーダ１１１ｏ
ａＭｏａ褌３とは同ｙ４−ル）’８１０ｓＪＩ［２ｂに
よって分離されている。１に訃、フィールド８五〇、−
下のチャンネルストッパは図示補略化の危めに省略され
ている。メモリセルは、基板ＩＫ影形成れ九Ｎ　＋　型
拡散領域！、４．５及び６、ポリシリコンのワード−〇
一部としてのコントロールゲートＯＧト　ＯＧｍ及びＯ
Ｇ４、各コントロールゲート下のポリシリコンのフロー
ティングゲートＩＦ　Ｇｌ　ＸＦ　Ｃｋｓ　及（ｆｉ　
１’　Ｇ４によって構成されているう各コントロールゲ
ートはワード騨として史にフィールドａｉｏｍｄｚｂ上
に延ばされ、後述のリン処理及びイオン打込みの行なゎ
１ｔなｉ部分はプルアップ回ｍｊ＠ｇｊるＭ　Ｘ　Ｂ　
ＩＦ　Ｍ　Ｔ　ＱＰ、、”ＰＩ、ＱＰ４の＾抵抗チャン
ネル１１（ＪＨｓ、Ｏｊｉ、ＸＯＨ，となっている。こ
れらのに工ａＰ］ｉＴは丁べて岡じ構造からなっていて
、例えば麗工１１１Ｐ１′ｘＱ□はｔ＃（財）に示すよ
うに１　基板１に形成されたＮｉｌつｘル４２ｋ　ゲ　
）　電ａ、’）エル４２上Ｏフイールド８１０雪ｄ２ｂ
ｌゲート酸化膜、チャンネル部０Ｈ４０両側で同一ポリ
シリコン膜中に形成され丸干 Ｐ　Ｍ１ポリシリコン４３．４４に一ソース又はドレイ
ン領域とするものである。これらのＰ＋型ポリシリコン
４３には、リード線ｗ４としての冒＋型ポリシリコン２
７が印加されＰ＋型ポリシリコン４４には電源電圧ＶＰ
Ｐが印加される。またチャンネルｆｌＡＯＨａ表面上の
８１０３膜２１及びリンシリケートガラス＃２２上には
アルンニクムのゲート電極４５か設けられ、このゲート
電極４３には上記のＨ型ウェル４２と同じライトイネー
ブル信号電圧ＷＢが印加されるように１にっている。な
お、チャンネル部としての各ポリシリコンＯＨ，、ＯＨ
，、ＯＨ４はワード−（及びコントロールグー））、！
＝同じ２層目のポリシリコン襄からなってお）、端部の
各Ｐ　型ポリシリコンｊ［４４には共通のアル建ニウム
配Ｍ１０が接続されている。仁の配＠１０は上述した電
源ＶＰＰＫｍ続されるものである。またウェル４２は各
ＭＩｇ１Ｆｍｌテ嶋１””’Ｑｐ４　・・・・・・に共
通に形成され、信号電圧ｗｉｃはウェル内に形成し九Ｎ
　型拡散領域７を介して共通のアルミニウム配９８によ
って印加される。また、本例では、デコーダ等の周辺回
路は第３図に示すようＫＯＭａｍで構成しているので、
消費電力は少なくて済む。ここで、１１はＭＪウェル、
１２及び１３はＰ＋型拡散領域、１４及び１５はＭ　型
拡散領域、１６及び１７は２、層目ポリシリコンからな
るゲート電極である。なお、更に図中の１８及び１９は
ゲート酸化膜、２０及び２１は各ポリシリコン膳表面の
８１０３展である。

上記した如く、本実施ｆＩＶｃよる構造で特徴的なこと
は、高抵抗ポリシリコンＯＨ３、ａｎｓ、　ＯＨ４【共
通のチャンネル部とし、フィールドａｌｏｓＪＩＩ２ｂ
と８１０３痕２１及びガラス臘２２とｔ各グート酸化−
とする上下のに工ａｙｙｓＴＫよって、上述の可変抵抗
素子としてのＰチャンネル麗工ａｌＰ”ＱＰｌ、”Ｐい
Ｑ□・・・・・・が構成されていることである。従って
、胱出し動作時にはＶ、、＝＝ＳＶ。

ＷＫ＝５１Ｆと丁れば、各チャンネル部ＯＮ、、ａａ＝
、ａｎ４・−・・・・には反転層が誘起されないからそ
のドレイン電流より８は実質的Ｋｌｊｉ’ｌｋ　８　し
、各Ｍ　Ｘ　ＩＩ　Ｆ　ＩＴか非導通状膳となる。この
ときのリーク電流は１０−”Ａ程［［丁ぎないから、電
源ｖ７Ｆからワード−を介してデコーダへ流れ込む電流
を非常に価か（全体として１００ｎム以下）Ｋすること
ができ、消費電流を大幅に減らし、周辺回路自体の安定
動作を図ることができる。この場合、チャンネル１１０
　）ｉ　＠　〜ＯＨ４・”　−Ｏ電気抵抗は１０＠Ω以
上１％［１０’〜１０’ρ以上に設定されるのが望！し
い。この抵抗値は、デプレッションモードのＭｘ８１Ｆ
ＭＴの七れ（５ｘｌＯ’Ω）よシはるかに大きいことか
重要であるう卸ち、既述した如＜、１ＩＩｉ図の回路に
おいて、ｌｌ！出し時に非選択ラインの飼えばＱ□−１
か導通した場合でも、可変抵抗Ｒ１・・・・・・Ｒｎと
しての上記ＭＩｇ？ｌテの各チャンネル部か高抵抗で６
る友めにワードｌ１ｌｓ及びＱ□−１を介してデコーダ
Ｉ−ＤＩＯへ流れ込む電流１は非＊に＆かと表る。まえ
、Ｙ−Ｒ１０儒においても、上記と同様のＭ工８１！１
１．Ｔの各チャンネル部からなる可変抵抗ｈ′・・・・
・・Ｒ，１も高抵抗であるから、上記と同様にＹ−ＤＩ
ＣＯへ流れ込む電流量が非常に僅かである。この結果、
読出し時に各デコーダへ流れ込む電流は全体として著し
く減少し、０Ｍ０Ｂと比べて遜色のない種度に消費　　
　゛電力を少々くすることができる。この意味で抵抗Ｒ
１・・・・−Ｒｎ、　Ｒ１’・・・・・・Ｒ１ｎ′の抵
抗値は特に１０１Ω以上とするのが望ましい。

また、これらの可変抵抗は、既述したデプレッションモ
ードの輩より１１！とは根本的に異なって読出し時の電
流を減らすために素子サイズを大きくする必要は全くな
く、逆にサイズ（特にチャンネル部の幅及び厚み）を僅
かにコントロールすることによって所望の高抵抗値か得
られるものである。従って、デプレッションモードのＭ
Ｉ日？ｍ丁に比べてサイズを小さくできるので、ＫＰＲ
ＯＭ自体の高集積化を寄与することかできる。

他方、本実施例によれば、上記のＭＩ日νＩＴ”ＰＩ　
、ｑＰＩ　、”Ｐ４・・・・・・は書込み動作時には導
通せしめられ、チャンネル抵抗が充分小さくなるように
動作する。即ち、第３図にシいて、’ＰＰを書込み用の
２１ｖ（又は２５マ）とし、ＷｌをＯｖとすれば、チャ
ンネル１１ｊＯＨａを共通にし九上下のＭ工８シ冨テ構
造によってチャンネルｍ０ＨａＫ充分な反転層が誘起さ
れ、この反転層を電流通路として多量のドレイン電流”
ＤＨがワード線へ流れることＫなる。この結果、ワード
線の充電遭変を大禰に上昇させることができ、高速の書
込みが可能となる。また、ポリシリコン膜をチャンネル
ｉｌＫ用いていることから、書込み時の耐圧も充分安定
なものとなる。蔓に１え、チャンネル＠ＯＨ４を形成す
るポリシリコン膜中のＰ１接合Ｋかいてブレークダウン
が生じても、ポリシリコン膜が基板から分離されている
Ｏ″ｅ１ｅ１ブレークダウンキャリアがＪ！ｉ［Ｋ影響
を与えることはない。

更に、本実施例によるプルアップＩｉＩｗ１の上記菖工
ｓｙｍｔ自体は、通常のＩＰＲｏｌの製造プロセスを変
更することなく作成すること−できる点も有利である。

これを第４ＷＪに示した調造プロセスに基づいて順次説
明する。

まず第４ム図のように、Ｐ型シリコン基板ｌの−主画に
、公知の拡散技術及び選択酸化技術によってＭＩｌウェ
ル１１及び４２、フィールドＪｉｉＯ嘗膜２ｂを夫々形
成する。そして、ゲート酸化＠ｉｓＯ形成後に、化学的
気相成長技術（ｏｖｎ）６ｃよって全１ｉＫポリシリコ
ンを成長させ、公知のリン処理後にフォトエツチングで
所定形状のポリシリコンｊｌｌＩ２３にパターニングす
る。ζＯポリシリコン３１２；１は更に表面酸化！＆濡
して、薄い８１Ｇ、膜２０を形成するつなお、周辺回路
側のゲート１化属は一旦除去し、新比なゲート駿化、＄
１１９を付は直してもよい。

次いで＃！４Ｂ図のように、０ＶＤＫよって全面に２層
目のポリシリコン膜２４を徴せ、とｌｌｈ。

所定箇所を０ＶＤＫよるｇｉｏ、襄２　Ｓ　（ｗｆｉり
）で！！Ｉい、この状態でリン処理を施す。これによっ
て、マスク２５で榎われていないポリシリコン膜２４を
Ｍ＋蓋化し、！スフ２５直下のポリシリコンＩｌ＆を高
抵抗ポリシリコン２４′のまま残してシ〈。

次いで９１１４０図のように、マスク２６ｔ−エツチン
グで除去した後にポリシリコン膜２４、ｇｉｏ。

膜２０、ポリシリコンｊｉｌｌ［２３、＃１０ｓＪ［１
ｇを順次同一パターンにエツチングする。これによって
、フントロールゲート形状のポリシリコン７１４２６及
び２７、フローティフグゲート形状のポリシリコンｌｌ
［２Ｂ及び２９、周辺回路のゲート電極形状のポリシリ
コン膜３０及び３１を夫々形成し、かつ各ポリシリコン
膜の両側のゲート蒙化膜を除去して基板を露出させる。

次いで第４Ｄ図のように、表面を軽く―酸化して薄い８
１０．膜３，４を形成した後、ＯｖＤで全面に形成した
ａｉｏ、膜をエツチングして高抵抗ポリシリコン２４′
及びウェル１１上を覆う１スク３２．３３を形成する。

このマスク形成時のエツチングで上記の薄い８１０ｍ膜
３４はマスク３２及び３ｓ下の部分を除−て除去される
。そして、全ｍＫ砒累のイオンビームａｓｔｍ射して、
露出した基板面に砒ｇｔ−７１択的に打込み、Ｉｌｌ中
で１ニールを施す。これによって、基板１にソース又は
ドレイン電流斌としてＯＮ十型拡散領域４．５．１４．
１５及びウェル給電用のＩＩＩ領域７を形成するつ次い
で９８４１図のように、マスク３２及び３３を除去した
後、ＣｖＤで新たな８１０．、膜を付は直し、これをエ
ツチングして所定箇所にその８１０゜ｌ［３６を残す。

このＢ１０１膜３６は上記の高抵抗ポリシリコン２４′
上を部分的Ｋｌｌうようにしておく。七して、この５ｉ
ｏ１１［３６をマスクとして全面にボロンのイオンビー
ム３８を照射シ、ウェル１１中にソース又はドレイン領
域としてのＰｆｆｉｌ拡散領域１２．１３ｔ−形成する
。これと同時に、マスク３６の両側において高抵抗ポリ
シリコン２４′ニもボロンを打込んで、Ｐ　　ＩＩポリ
シリコン４Ｂ、４４を形成する。これらＯＦ＋型ポリシ
リコンは上述したＰチャンネルＭ１８？ｌテ嶋。

（可変抵抗Ｒ４）のソース又はドレインとして１胡し、
チャンネル１ｌＯＨａを規定するものである。

従って、マスク３６Ｏパターンを決めることによって、
チャンネル長を正確にコントロールすることができる。

次いで＃４ν図のように、マスク３６．３７會除去し友
後、鞭化性雰囲気中で軽く熱処理して各８１０、膜管表
面に形成し、各ＭＸＢＦｍテのゲート電極ＯＧ、、ｏｅ
ａ、ｙｅ諺、ＰＧ、、１８．１７を夫々形成する。そし
て、全面に０マＤで豪着したリンシリケートガラス膜ｚ
２及び下地のａｔｏｍ展をフォトエツチングし、各コン
タクト用のスルーホール３７．３９．４０ｔ−形成する
。

Ｉ！に、真空１着技術で全面にアル２エウ轟を付着せし
め、これをフォトエツチングでバターニングして各アル
きエフ１配曽、例えばピッ）ＩＩＩＤ。

電−ライン１０％ｗｍ印加用の配置１８及びゲート電極
４５會ＩＩ３図のように形成する。

第５図は、本発明の第２の実施例による構造含水すもの
である。

＃１５図紘＃Ｉ３図のＷｌｔＷｉに相当するものである
が、上述の第１の実施例と異なる点は、プルアップ回路
の可変抵抗素子としてＯＭ工ｇｙｍテ”Ｐ４のゲートを
基板ｌ自体とし、またチャンネル１ｉｏｉｉａ上にはゲ
ート電極４５（第ＳＳ参照）を設けていないことである
。そして基板１を接地ライン４８によってアースレベル
に設定するためのｐ　＋　Ｈ拡散領域４７に連続して、
Ｐ　！１拡散領域４９（チャンネルストッパを兼用）が
フィールド８１０＊ｌ１Ｉｋ２ｂ下に形成されている。

従って、このＰ　＋　ｇ領域４９が接地レベル（Ｏｖ）
のゲート電極として機能するから、書込み動作時（ｖ、
、＝２１Ｖ）ＫｔｉＶＧ＝−２１１となシ、読ｆｆ１Ｌ
動作時（ｖ、Ｐ−＋５ｖ）ＫはＶ。−−５ｖとなる。

この結果、チャンネルＮ０Ｈａｔ流れるドレイン電流Ｘ
□は＃！６図のａの如くに変化する。この場合のフィー
ルド８１０１１１２ｂ（ゲート酸化ＩＩ）０膜厚は６０
００ムであって、書込み時には工□か多量（１Ｇ−＠／
Ｊム）流れ、読出し時には工、）、か１０　１ｉμムと
非常に僅かでしかも安定していることが分る。これに対
し、ゲート酸化ｌＩＩ＆を層間８１０ｍＭ（ポリシリコ
ンａｏ＊ｍ酸化膜であって一厚は１０００ム）とした場
合社第６図すのように、ゲート酸化換を単結晶シリコン
の熱酸化で形成され、６通常（２）ケ−）　１１１０．
属（［厚は７５０Ａ）とした場合には第６図Ｃのように
なることが確認されている。この事実は、眉間８１０３
膜やゲート８１０、膜では、ゲートを接地レベルにして
読出し動作を行なうとき（Ｖ、＝１−５１　）Ｋｔｉ、
より８が変動し易く、畳にＣの場合はその変動量が大き
くなることを示している。この傾向は、ゲートを負レベ
ルに設定し良とき（即ち例えばＶ、＝１　（−７Ｖ　）
ｌ　〜＋（−１０Ｖ　）　Ｉ）ＩＩＣＷ１著トｌｋルー
ｔｔＥ、本実施例によシフイールド５１０１編をゲート
酵化膿とすれば、ａのようにより、がほは安定していて
リーク電流を非常に少なくすることができる。

なお、上述の第１の実施例では更にゲート電極４５を設
置たので、書込み時のより、は多くとれるのに対し、第
５図のガでは基板側からのみより８を制御しているので
ＩＤｔＩＯ量はよシ少なくなると考えられる。また、鶏
ｌの実施例のゲート電極４５をブローテインダにするか
或いは接地レベルに設すことかできる。

また、第５図の例では、電源ＶＰＰＫ接続されるポリシ
リコン高抵抗膜はフィールド８１０．ｌｌｌ上に基板１
から分離した状態で設は九ので、第３図のＯＭＯ！１３
の構成素子との聞ＫＩＥ述した寄生トランジスタを生じ
ることがなく、ラッチアップ現象を効果的に防止して安
定した動作を行なわせることかできるのである。

第７図は、本発明のｔＪ４３の実施例を示すものである
。

この例では、第３図の例とは違って、プルアップ回路の
ＭＩｆｉｌＦｌテＱ□のソース・ドレイン、チャンネル
部が１層目のポリシリコンで構成され、コントロールゲ
ート○Ｇ４とはアルミニウム配−４１で接続されている
ことである。このように構成しても、通常の製造プロセ
スを変更することなく、上述した実施例で述べたと同様
の作用効果を示す高抵抗素子を得ることかできる。

製造プロセスとしては、第４ム図の工程でフィール）′
１］１０＊ｇ２’ｂにも１層目ポリシリコン娯を残し、
１層目ポリシリコン属の表面を酸化した後に、２層目の
ポリシリコンを被着してこれをｔＪ！４４Ｃ図の如くに
パターニングし、更に七の表面ｔｗ化する。このとき、
第７図のようにコントロールゲートＯＧ４のポリシリコ
ン膜はチャンネルＩｓ　ＯＨＩ側のポリシリコン膜から
分離されるようにパターニングする。次に、ＱＶＤで形
成し九〇ｉｏ、をマスクとして砒素イオンを１Ｉ４Ｄ図
の如くに打込んで各Ｎ　型領斌を夫々形成するが１この
際チャンネルＷＡＯＨ４側のポリシリコン膜上はマスク
（ｇｉＯ鵞　）で機ってシ〈。更に＃！４１図と同１１
１にボロンのイオン打込みを行ない、しかる後に表面酸
化を施し、９４７図と同様にりンシリケートガラスを豪
着する。セしてこのガラス膜を通してスルーホールを形
成し喪後に、アルミニウム金蒸着させ、これ會パターニ
ングして各アルミニウム配置１Ｄｍ％４１Ｘ　１０等を
形成する。

＃１８図は、本発明の第４０実施９１を示すものである
。

この例ては、第３図の例とは違って、プルアップ回路の
ＭＩ８Ｆｌｌ！が夏チャンネルで構成され、かつゲート
電極４２に対してドレイン９に対すると同じ電圧ｖＰＰ
又はこれより大きい電圧が印加されるようＫなっている
。この可変抵抗素子は従ってＮチャンネル輩工８ＦＩｔ
Ｔであるから、書込み時（Ｖ、、＝２１４）にゲート電
極にｖＰＰと同じ又はそれ以上の電圧を印加するととに
よって１１７を導通させ、読出し時にゲート電極に５ｖ
又はそれ以上を印加してνｌ’ｒを非導通状態にてきる
。

この場合、ＩＰＩＴのチャンネル部に抵抗成分が入る丸
め、ゲート電圧としてはｖＰＰより大きい電圧を印加す
る方がよい。

このＮチャンネルＭ工８ＦｌｌＴを作成するには、上述
の＄４１図′の工程でチャンネル部にボロンか打込まれ
ないようにすればよい。

第９図は、本発明の第５の実施例を示すものである。

仁の例によれば、プルアップ回路のＭＸＢ７１Ｎ丁が２
層ポリシリコン構造とされ、下層のポリシリコン膜ＳＯ
管ゲート電極、上層のポリシリコン膜中の高抵抗ポリシ
リコンｔチャンネル１ｌｌＯＨａトしている。図中、５
１はゲート電極ｔ−接地するア＆　ｉ　ニウム配線であ
る。グー）電極５１ｊ＃ａム（ロ）のポリシリコン膜２
３と同じ１層目ポリシリコンによってフィールドＥｌｉ
Ｏ，１１２ｂ上に残され、訝にリン処理によってポリシ
リコン膜２３と同時にｔ型化されている。そして第４Ｄ
図の工程で、ゲート電極５０上にコントロールグー）Ｏ
Ｇ４に連続した２層目ポリシリコンｆＩＸｉｌｓ分的に
オーバーラツプさせて残され、更に砒素イオン３５及び
ボーンイオン３ｇ（第４１図）の打込みによってチャン
ネル部ＯＨ４の両側ＫＰ　　型領域４３．４４が形成さ
れる。

この例で（、上述し九実施例と同様にＭよりＩＩＴ構造
によって胱出し及び書込み動作を安定して行なうことか
できる。・書込み速度も充分大きくなるが、ゲート酸化
膜として１層目ポリシリコン編５０Ｆ）表ｍ酸化ｇ２０
（膜厚１ｏｏｏ　〜ｘ２ｏｏ；）し易く表る。しかし、
ゲート管螢地して使用するときには問題とはならず、よ
り８を充分に小さくかつ安定化することができる。

第１０図は、本発明の第６の実施例含水すものである。

この例は、第９図の例と比較してゲート電極５２を２層
目ポリシリコンで形成し、かつチャンネルＮ＋　ＯＨａ
　１１４の１層目ポリシリコンを第７図と同様にアルミ
ニウム配置１１４１でコントロール４’−）　ＯＧ　４
に接続したものである。

このように構成しても、第９図の例と（ハ）様の２層ポ
リシリコン構造の可変抵抗孝子（Ｍ工ａｙｚ丁）か得ら
れる。

第１１図〜第１４図は、本発明のｌＮ７０！Ｉ！論例を
示すものである。

この例による可変抵抗素子は基本的には、第５図の構造
を変影し、チャｌネル部ＯＨ，ｋ第７図のように１ｍ目
ポリシリコンで形成してコントロールゲートＯＧ４とア
ルミニウム配＊５３て接続する一方、第１１図に明示す
るように例えば４本のチャンネル部ａａ４に並列に接続
し友ものである。これらの各チャンネル部間はポリシリ
コン膜の欠除部５４となされ、ここに存在する絶縁膜（
ＳｔＯ。

膜２０、ガラスｌ［２２）によって相互に分離されてい
る。

このように構成すれば、可変抵抗孝子がｖＰＰとワード
紐との間に複数個並列に接続されることになシ、特に書
込み時のワード線への充電電流を増加させることかでき
る。即ち、本発明者は、高抵抗ポリチャンネル幅を大き
くしないで第１１図のように並列に配することによって
、■Ｄ８がチャンネル部０１４の本数（ｎ個）に応じて
ｎ倍となることを見出した。

第１３図によれば、チャンネル長Ｌ）一定とし、七のチ
ャンネル部の本数を増やすと、特にＶＧが大さいときに
はより８か大幅に増えるが、阜にチャンネル−を大キく
シても（チャンネル部は１本のｔま）、より８紘破線で
示すように実質的に増加しないことが確蓼されている。

このように、本例による構造では特に書込み時の電流を
大きくとれるために、ワード線の兜電速ｔ’を非常に速
くすることができろう チャンネルＮ０１１ａの並列接続は第１４図のようとる
ことができる。

なお、このようなチャンネル部の並列構造自体は、通常
の製造プロセスにかいて、１層目（又は２層目）のポリ
シリコン膜をフォトエツチングによってパターニングす
れば容易に作成することができる。

第１５図は、本発明の第８の実施例を示すものでめる口 この例で特徴的なことは、プルアップ回路の可変抵抗素
子音構成するＭ工８１ｊ！テのゲート酸化膜をシリコン
基板１０表面酸化８１５５で形属し、基板１をゲート電
極として用いていることである。

他の部分Ｆｉ第５図と実質的に同じである。ゲート酸化
膜５５はこの場合、周辺回路３のゲート雪化膜１９と同
一工程で形成され友ものである。

この例でも、上述し九１ｍ（例えば＃！５図）と同様の
作用効果を得ることができる上に、可変抵抗素子として
のＭ工８１１！は単結晶シリコンの表面酸化膜管ゲート
酸化膜としている九めに良好なＭＯ８４Ｉ性を示すもの
となる。また、製法的にも通常のｌ　Ｐ　ＲＯｗｏｌｌ
造プロセスを実質的に変更したり、追加工程なしにデバ
イス管作成できる。

５１１６図は、本発明の第９の実施例を示すものである
。

この例では、メモリセルのゲート雪化膜１Ｂと同一工程
により単結晶シ・リコンを表面酸化させてグー）ＩＩ化
膜５６を形成しているが、チャンネルで形欲し、これに
対し夏＋型拡散領域７ｔ−介してアル１＝ウム配＠８か
らマＰア又はそれ以上の電圧が印加される。この場合、
このＭＸＢ１／Ｎテはｙチャンネルタイプとし、ワード
ａＫ対してはアル１＝りム配線４１で接続がとられてい
る。

以上、零発Ｉｊ１１ｔ−例示したが、上述の各実施例は
本発明の技術的思想に基いて更に変形が可能である。例
えば、プルアップ回路の可変抵抗素子としての蓋工８７
１丁の構造は更に稲々変形してよく、例えば単結晶シリ
コンの表面酸化によるゲート酸化膜よに第１０図に示し
た２層ポリシリコン構造のＭＩ８ν罵Ｔｔｙ？ｅ成して
も差支えない。また、ゲート電圧の与え方（ゲートバイ
アス）も様々な方法で行なうことができる。ま九、チャ
ンネル部會構敗しているポリシリコン１１１４に公知の
レーザーアニールで単結晶化せしめて単結晶シリコン編
とすることもできる。また、萬抵抗ポリ８１のチャンネ
ル部にイオン打込みによシネ鈍物ｔドープしＭＯ８％性
を変更することもできる。な２、本発明は上述したｌＰ
ＲＯＭに限らず、嶌ムＲＯＭ（ｅｌｅａｔｒｉｃａｌｌ
ｙ　ａｌｔｅｒａｂｌｅ　ＲＯＭ　）にも勿論適用可能
であシ、更に高電圧のｖＰＰ下で使用される他の不揮発
性メモリにも応用できる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図ｉｊ
ｌＦＲＯＭの等価回路図、Ｉ！！２図は第１の実施例に
よるＮＰＲＯＭ０主＊ｉｉの拡大平面図、第３図は周辺
の０ＭＯ８都も含めた第２図のＸ　−ＸＩＩＭｍ面図、
第４１図〜第４１図は一３図の構造の製造方法を工程順
に示す各断面図、ｍＳ図は第２図の実施例によるｌＰＲ
ＯＭの第３図と同様のＷｆＩｒｒＪ図、第６図は各種の
ゲート膠化膜【用いたＭ１Ｂ１Ｍ丁のｖｏ−工□特性を
示すグラフ、第７図は＃Ｉ３の実施例によるｌＰＩｔＯ
Ｍの第３図と同様のＷ＃面図、第８図は第４の実施例に
よるＩＩＦＲＯＭの第３図と同様の断面図、第９図は第
５の実施例によるｌＰＲＯＭの第３図と同様の断面図、
ＩＩｊ４１Ｏ図は第６の実施例によるｌＰＲＯＭの第３
図と同様の＃面図、菖１１図は第７の実施例によるｌＰ
ＲＯＭのプルアップ回路部の拡大平面図、第１２図は周
辺の０Ｍ０８ｇも含め良路１１図のＹ−Ｙｉ＠断面図、
第１３図は８１１図のＭＩｇ７ＩＴのＶ（ｋ　−ＩＤ８
％性を説明するためのグラフ、ｆａ１４図は第１１図の
変形例によるプルアップ回路部の拡大平面図、第１５図
は第８の実施例によるｌＰＲＯＭの第３図と同様の断面
図、第１６図は第９の実施例によるＩＩＰ！ＬＯＭｏ第
３図と同様の断面図である。 なお、図面に用いられている符号にシいて、２ａ及び２
ｂはフィールド８１０ｓＭｚ　　３は周辺回路（ＤＯＭ
ＯＢ＠、１０は電源ライ／、２５、Ｒ２，３３及び３６
は！スフ、８．４１，４Ｂ、５１及び５３はアルミニウ
ム配線、４２．４５、番９．５０及び５２はゲート電極
、５４は絶縁属、Ｒ１・・・・・・Ｒｎ及びＲ，ｌ　＋
＋・・・・ＲｍＩは可変抵抗素子（ＭＩＢ　Ｆ　Ｉ　Ｔ
　）、ＯＨ＠ＸＯ）ｉｍ及びＯＨ４はチャンネル部、Ｗ
嘗　−・・・・Ｗｎはワード線、ＤＩ　・・・・・・Ｄ
工はビット線、Ｘ−ＤＩＩＯは！デコーダ、Ｙ−ＤＩＯ
はＹデコーダである〇

Claims (1)

1. 【特許請求の範囲】 ｉ、　　＃！！縁ゲーグー電界効呆牛導体嵩子によっ′
   てメモリセルが構Ｈｔすれている不揮発性メモリ装置（
   おいて、前記メモリセルに関する書込み電圧及び読出し
   電圧會印加する丸めの電源と、前記メモリセルの前記半
   導体素子からの共通の配−との間に高抵抗の牛導体膜ｔ
   ＩＸＩＩ続され、この半導体ｍが早導体基体上ＫＳｌｔ
   された結縁膜上に設けられていると共に、前記手導体ｍ
   ｅチャネル蕩とする絶縁ゲート型電界効果トランジスタ
   構造が形成されてお砂、このトランジスタのゲート電圧
   によって前記半導体−の電気抵抗か書込み動作時には充
   分に小さくかつ続出し動作時に拡充分に大きくなるよう
   に制御されること【特徴とする不揮発性メモ９装置。