JPH0136273B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置とその製造方法に関
するものであり、特に電気的に消去可能でプログ
ラム可能なフローテイングゲート型の読出し専用
メモリに関するものである。電荷を保持するフロ
ーテイングゲートを用いた不揮発性メモリ装置は
デイビツト・ジエ・マツケルロイ（David J.
McElroy）に付与された米国特許第4122544号、
ローレンス・エス・ウオール（Lawrence S.
wall）に付与された米国特許第4112509号、シム
コ（Simko）らに付与された米国特許第3984822
号に開示された二層ポリシリコン製法によりつく
られる。前二者の特許は共にテキサスインスツル
メンツ社に譲渡された。これらの装置はマイクロ
コンピユータ、特にプログラム開発に広く使われ
ている。マツケルロイの特許による装置は過消去
の問題を解決するために直列のエンハンスメント
トランジスタを用いており、フローテイングゲー
トを下のチヤネルがデプリーシヨンモードになつ
て、コントロールゲートに加わる電圧がゼロであ
つてもメモリトランジスタが導通するようになつ
ていた。しかし読出し妨害状態と過消去現象とを
避けるために、また速度を改良するために、消去
窓を有するセルが開発され、それは1979年１月５
日に出願されたグツタマンとチンによる係属中の
米国特許出願第1095号と第1097号に開示されてい
る。これらの特許出願はテキサスインスツルメン
ツ社に譲渡された。これらの先行技術のフローテ
イングゲート型の電気的に消去可能なFPROMの
セルの寸法はその配置のために大きく、またその
製法のために他の特質が必要であつた。シリコン
の所定の面積により多くのセルを高密度に実装す
るために、且つ又は原価を下げて製造の歩留りを
向上させるために、セルの大きさはもつと小さい
ことが望ましい。

本発明の主目的は改良された電気的に消去可能
で、プログラム可能なメモリを提供することであ
る。他の目的はセルの寸法を小さくした電気的に
消去可能なEPROMを提供することである。更に
他の目的はより効率的な方法によりつくられる高
密度実装の電気的に消去可能なEPROMセルアレ
イを提供することである。

これらの目的を達成するために、本発明によれ
ば、フローテイングゲートを作る多結晶シリコン
層をチヤンネル領域外に延在させ消去窓部分を作
り、フローテイングゲートのメモリ状態を消去す
るために用いる消去線の下に高濃度領域を設け
る。この高濃度領域は消去線の電位に対して電気
的シールドの役を果す。たとえば高濃度領域を接
地電位に保持することにより、消去線と電界効果
トランジスタとの間の干渉を防ぐことができる。
又この構成により電界効果トランジスタのソー
ス・ドレイン間にはチヤンネル以外は不要とな
り、電界効果トランジスタのゲインを上げ、かつ
セルの寸法を小さくすることができる。

本発明の１実施例によれば、セルの寸法を小さ
く保つたまま、ポリシリコンのフローテイングゲ
ートのための消去窓をたとえばポリシリコンであ
る消去線の下に設けることでフローテイングゲー
ト型の電気的に消去可能でプログラム可能なメモ
リセルが得られる。消去窓は制御ゲートの下には
ないので、読出し機構により蓄積された電荷が減
衰することが防止できる。

本発明の実施例によれば、次の製法によりフロ
ーテイングゲート型の電気的に消去可能でプログ
ラム可能なメモリセルが得られる。その製法とは
セルの寸法を小さく保つたまま第１層のポリシリ
コンのフローテイングゲート用の消去窓を第３層
のポリシリコンの消去線の下に設けることであ
る。消去窓は第２層のポリシリコンの制御ゲート
の下にはないので、読出し機構により蓄積された
電荷が減衰するのが最小になる。

本発明の新規な特徴と思われることは特許請求
の範囲の項に記載してある。しかし発明の他の特
徴や利点及び発明それ自身をよく理解していただ
くために、以下図面を参照しながら詳細に説明す
る。

第１図、第２図、第３図を参照すると、本発明
によりつくられた電気的に消去可能で、プログラ
ム可能な読出し専用メモリが示されている。アレ
イは多数のセル１０から成るが、そのうち４個の
みが示されている。各セルはメモリトランジスタ
Ｑ１と、直列エンハンスメントトランジスタＱ２
と、消去窓Ｃとを含む。メモリトランジスタは制
御ゲート１１とソース１２とドレイン１３とを有
する。ゲート１１はポリシリコンストリツプ１４
と１５の一部であり、１４と１５はアレイのＸア
ドレス線である。ソース１２はＱ２を経由して細
長いＮ＋拡散領域１６に接続しており、１６はア
ース又はVssに接続している。ドレイン１３は金
属シリコン接触１７を経由して金属ストリツプ１
８に接続しているＮ＋拡散領域の一部であり、１
８はＹ出力線である。フローテイングゲート１９
は制御ゲート１１と各トランジスタＱ１のチヤネ
ルとの間に挿入されている。Ｐ＋領域２０が各チ
ヤネル領域に設けられており、これはプログラミ
ング特性を最適化するためのものである。

各エンハンスメントトランジスタＱ２はゲート
１１′を含み、１１′は制御ゲート１１の延長であ
るが、フローテイングゲート１９を間にはさんで
いない。トランジスタＱ２のソースはＮ＋領域１
６により形成されており、ドレーンはトランジス
タＱ１がオンになつたときにトランジスタＱ１の
反転チヤネルの端により形成される。消去窓Ｃは
高１層の多結晶シリコンのセグメント２１の上に
つくられており、２１はフローテイングゲート１
９を延長したものである。第３層の多結晶シリコ
ンストリツプ２２が第１図上下方向に伸びて、薄
い酸化膜層２３の上の領域に消去窓Ｃの上方電極
を形成し、２３は消去機構のためにトンネル効果
を最適にするように選択された工程により形成さ
れる。

各セルにおいて薄いゲート酸化膜層２４により
第１層のフローテイングゲート１９をシリコン表
面から分離し、他の薄い熱酸化膜２５によりフロ
ーテイングゲート１９を第２層の制御ゲート１１
から分離し、第３層のポリシリコン層が第２層の
上に重なる場合には、第２層と第３層とは酸化膜
層２６により絶縁される。被着による厚い酸化膜
層２７が上層のポリシリコン層の上にある。厚い
フイールド酸化被膜２８がトランジスタ又は拡散
による相互接続部により占められていない部分を
おおい、Ｐ＋チヤネルストツプ領域がすべての厚
いフイールド酸化膜の下に形成されている。もつ
と薄いフイールド酸化被膜２９がＮ＋拡散領域１
３と１６とをおおつている。

シリコンバーに形成されるアレイはビツト密度
によるが典型的に64キロ又は128キロビツトのセ
ルを含み、バーの大きさは一辺が200ミル（5.08
mm）即ち面積が40000平方ミル（25.8mm²）である。
図示した４個のセルはバーのほんの一部分であ
り、多分その幅は１ミル（25.4μm）程度である。
64キロビツトのセルアレイは１４と１５のような
Ｘアドレス線を256本と、線１８のようなＹ線を
256本要し、これによつて65536ビツトを構成す
る。

セルアレイはフローテイングゲート１９に電子
を注入することによつてプログラムされる。それ
には多結晶シリコンストリツプ１４，１５のうち
１本と、Ｙ線１８のうち１本とを選択して高電圧
を印加し、選択されたセル１０のしきい値電圧を
ある値に高める。この値以上の論理レベル電圧が
アドレス線１４，１５等に加えられると、セルは
オンになる。したがつてドレイン１３と制御ゲー
ト１１に典型的に＋25ボルトの直流高電圧を印加
し、ソース１２にVssを印加することにより、セ
ル１０がプログラムされる。チヤネルに大電流が
流れ、そのために高エネルギー状態の電子がゲー
ト酸化膜層２４を通り、フローテイングゲート１
９を充電する。プログラミング電圧が除去された
後、フローテイングゲートは充電されたままにな
つている。ゲートあるいはドレインのいずれかに
低電圧が印加されている他のセルは影響されな
い。即ちもしＸ線１４とあるＹ線１８とが高電位
で、Ｘ線１５と他のＹ線１８が低電圧であるなら
ば、上方左のセル１０はそのフローテイングゲー
トが充電されてプログラムされるが、他の３つの
セルはプログラムされない。

次の状態をつくるとフローテイングゲート１９
の電荷が酸化膜層２３を通つてポリシリコンのス
トリツプ２２に消散して、セルのプログラムはこ
わされる、即ち消去される。その状態とはストリ
ツプ２２を高電位＋25ボルトに、線１６をVss
に、線１８をVssに、アドレス線１４又は１５を
＋25ボルトに保つことである。したがつて、この
状態を特定のセルについてのみ現出させれば、そ
の特定のセルのみを消去でき、複数のセルについ
て現出させれば、その複数のセル全部を同時に消
去できる。

読出し時には、Ｘアドレス線１４又は１５、即
ち64キロビツトアレイの256本のうち１本を選び、
選んだ線を論理１レベル即ち約＋5Vに保つ。残
りのＸアドレス線をVss、即ち論理Ｏレベルに保
つ。Ｙ出力線を256本のうちから１本選ぶ。この
腺はＹデコーダを経由して出力に接続する。Ｙ線
は通常ダイナミツクメモリではアクセスサイクル
に先立つて前充電される。したがつてアドレスさ
れたＸ線とＹ線との交点の選択されたセル１０が
１にプログラムされているか０にプログラムされ
ているかにしたがつて、条件付で選択された線が
放電する。スタテイツクメモリでは前充電は不要
である。

第４図ａから第４図ｅ迄を参照しながら、本発
明のセルアレイの製造工程について説明する。こ
れらの図で右側の部分は第３図ｆに対応し、真中
の部分は第３図ｅに対応し、左側の部分は第３図
ａのトランジスタＱ１とＱ２の断面図に相当す
る。最初の材料はＰ型単結晶シリコンのスライス
である。これは典型的に直径４インチ（10.16cm）
で厚さが20ミル（508μm）で、〈100〉面で切断さ
れ、抵抗率は６〜８オームセンチメートルであ
る。上述のように、図示したバー３０の部分はス
ライスの非常に小さい部分にすぎず、おそらくそ
の幅は１又は２ミル（25.4又は50.4μm）である。
適当な洗浄を行つた後、スライスを約1100℃の高
温の炉中で酸素にさらすことにより酸化して、全
スライスの上に約1000Åの厚さの酸化膜層３１を
形成する。まずホトレジストマスクを用いてホウ
素を注入してＰ＋領域２０をつくる。次に、反応
器中でジクロロシランとアンモニアの雰囲気にさ
らすことにより、全スライスの上に約1000Åの厚
さの窒化シリコン層３２を形成する。スライスの
全上面をホトレジストでおおつて、厚いフイール
ド酸化膜２８とＰ＋チヤネルストツプの所望のパ
ターンを定めるマスクを通して紫外光を照射す
る。レジストを現像して、次いでエツチングによ
り窒化膜層３２の露出された部分を除去するが、
酸化膜層３１を適所に残す。

次にホトレジストと窒化膜とをマスクとして用
いて、スライスを注入工程にかけてチヤネルスト
ツプ領域をつくる。ここではホウ素原子をシリコ
ンのマスクされてない領域３３に注入する。領域
３３は完成品では同じ形で存在しない、なぜなら
ばスライスのこの部分のいくらかはフイールド酸
化工程で消費されてしまうからである。テキサス
インスツルメンツ社に譲渡された米国特許第
4055444号に述べてあるように、通常注入後フイ
ールド酸化膜生成の前にスライスを熱処理する。

次の工程はフイールド酸化膜２８の最初の形成
である。これはスライスを約900〜1000℃の蒸気
又は酸化雰囲気中に数時間さらすことによつて行
われる。すると厚いフイールド酸化膜層２８が第
４図ｂに示すように成長する。この領域はシリコ
ンの表面から中へ伸びる、なぜならばシリコンは
酸化するときに消費されるからである。窒化膜層
３２の残りの部分は酸化を阻止する。この層２８
の厚さは約6000Åであり、そのうちの約半分は元
の表面の上にあり、半分は下にある。注入により
ホウ素をドープされたＰ＋領域３３は一部分消費
されるが、また酸化面の前方でシリコンの中に更
に拡散して、元の領域３３よりもずつと深いＰ＋
フイールドストツプ領域をつくる。この時点で、
フイールド酸化膜２８の厚さは完成品とは異な
る。後の熱処理によりもつと厚くなる。

次に別のホトレジスト層でスライスをおおい、
マスクを用いて紫外光を照射する。ここで用いる
マスクはＮ＋拡散を行う予定である線１６とドレ
ーン領域１３とを定めるものである。ホトレジス
トを現像後、スライスを再び窒化膜エツチングし
てホトレジストの穴により露出された窒化膜層３
２の部分を除去する。この窒化膜が除去されたと
きに露出した酸化膜層３１の部分を次にエツチン
グして裸のシリコンを露出する。リンの拡散を行
つてＮ＋領域３４をつくる。３４は後でドレーン
等になる。拡散の代わりにこれらのＮ＋領域をヒ
素イオンの注入により形成してもよい。この場合
酸化膜層３１を適所に残して、次の酸化の前にア
ニーリング工程を用いる。

次に第４図ｃを参照する。スライスを約1000℃
の蒸気又は乾燥酸素の中に数時間置くことにより
２番目のフイールド酸化工程を行う。これによつ
て窒化膜層３２の残りの部分におおわれてないス
ライスの全上面を酸化し、約5000Åのフイールド
酸化膜２９をつくる。この酸化期間中に、フイー
ルド酸化膜領域２８はより厚くなり、おそらく
10000Åに成長する。Ｎ＋領域３４の一部は消費
されるが、酸化面の前方でシリコンの中へ更に拡
散して高濃度にドープされた領域１３と１６とを
つくる。

次に窒化膜を侵すがシリコン酸化膜を浸さない
エツチング剤により残りの窒化膜３２を除去し、
それから酸化膜３１をエツチングにより除去して
露出したシリコンを洗浄する。熱酸化によりゲー
ト酸化膜２４を500〜800Åの厚さに成長させる。
この酸化膜はホトレジスト操作により接触領域１
７の上の部分が除去され、リン拡散を行つてこれ
らの接触領域の下にＮ＋領域３５をつくる。本発
明に属するものではないけれども、デプリーシヨ
ンロード装置が必要な場合にはスライスのその領
域に、マスクによるイオン注入工程が行われるの
はこの時点である。同様に、セルアレイ又は周辺
回路のトランジスタのしきい値電圧もイオン注入
により調整してもよい。またもし周辺回路に必要
であれば、第１層のポリシリコンとシリコンとの
接触用窓がこの時点でホトレジストを用いてパタ
ーン化されてエツチングされる。セルアレイ自身
にはこのことは必要でない。

第４図ｄを参照するとわかるように、第１層の
多結晶シリコンが標準的な技術を用いて反応器中
で全スライス上に約5000Åの厚さに付けられる。
この層はＮ＋拡散又は注入によりリンをドープさ
れて、高導電性になる。この第１層にホトレジス
ト層を塗布し、この目的のために用意したマスク
を通して紫外光を照射し、現像し、それからホト
レジストと露出した酸化膜の両方をエツチングす
ることによりパターン化する。残りのホトレジス
トはポリシリコンのある領域をマスクし、セルア
レイのフローテイングゲート１９と消去窓セグメ
ント２１とを定める。マスクされない多結晶シリ
コンはエツチング除去され、その結果第４図ｄに
示した構造はフローテイングゲートとなる部分を
供給する残りの第１層のポリシリコン層の一部を
含む。各ゲート１９の下の薄い熱酸化膜２４はメ
モリセルトランジスタＱ１のゲート酸化膜であ
る。

第１層のポリシリコンの表面の上の方はスライ
スを約900〜1000℃で酸化雰囲気にさらすことに
より酸化され、フローテイングゲートの上に熱酸
化膜層２５が約1000Åの厚さにつくられる。次に
第２層の多結晶シリコンをスライスの上に付着し
て、それからホトレジストによりマスクしてエツ
チングし、アドレス線１４と１５を残す。１４，
１５はまた制御ゲート１１と１１′をも形成する。
第３層のポリシリコン層が第２層に部分的に重な
る場合に、第２層の表面の上の方が前述のように
酸化されて層２６を形成し、エツチング障壁とし
て働らく。

次に消去窓Ｃが形成される。ホトレジスト操作
により窓Ｃをつくる予定の領域を除いてスライス
の全上面をおおう。このホトレジストをマスクと
して用いて、すべての熱酸化膜を除去して、窓Ｃ
部にて第１層のポリシリコンのセグメント２１の
上面を露出する。酸化膜２４，２５，２６よりも
低温にて、あるいは乾燥酸素の代わりに蒸気中
で、あるいは低レベルにドープしてトンネル効果
を高める工程により熱酸化膜２３が形成される。
厚さは約600−800Åである。それから第３層のポ
リシリコンを付着し、ドープし、パターン化す
る。第３図において、厚いシリコン酸化膜層２７
が約400℃の低温でシランの分解により付着され
る。この層２７は金属層と第２、第３の多結晶シ
リコン層とを絶縁するものであり、多層酸化膜と
言う。

第３図を参照すると、ここで多層酸化膜層２７
がパターン化される。ホトレジスト操作を行い、
セルアレイの線１８に沿つて金属とシリコンとの
接触領域と周辺トランジスタの金属とシリコンと
の接触領域又は金属とポリシリコンとの接触領域
を露出する。金属の接触と相互接続はチツプの周
辺回路において入力バツフア、デコーダ、読出し
増幅器等に使われ、また外部電極に接続するため
のボンデイングパツドに用いられる。金属接触と
相互接続とは通常の方法でつくられる。即ちアル
ミニウムの薄膜をスライスの全上面に被着させ、
ホトレジストマスクとエツチングの工程を用いて
パターン化する。これによつて金属ストリツプ１
８が残る。

本発明のセル構造の利点は２つの隣接セルの消
去窓ＣがVsss線１６、Ｎ＋モート領域、の上に
あるので、空間が２つの機能を果すのに使われる
ことである。つまり、消去線２２（その下に酸化
物層２３を介して消去窓Ｃが存在する）と、Ｎ＋
モート領域Vss線１６とが、１つの空間の上下に
配されているから、１つの空間が２つの機能を果
すことになり、従来のように、これ等を別々の場
所に配したものに比して、場所の利用が効果的と
なる。しかも、このように上下に配することによ
り、消去線が電気的にシールドされ、消去線と電
界効果トランジスタとの間の干渉を防ぐといつた
格別の効果も、もたらされる。このことはＮ＋モ
ート領域の上にポリシリコン層を形成する工程に
より可能となる。また第２層と第３層のポリシリ
コンの位置合せと間隙とがきわどくないというこ
とは意義あることである。更に、本製造方法によ
れば、従来のような各種の注入工程やきわどい位
置合せ問題をもたずに、メモリトランジスタＱ１
と直列トランジスタＱ２を形成することができ
る。例えば米国特許出願第1097号のセルに比較し
て、はるかに小さい寸法のセルをつくることがで
きる。

セルアレイは第１図で左の軸３８と右の軸３９
に関してパターンを対称にすることにより形成さ
れる。したがつて接触子１７は図示した４個のセ
ルの左と右の隣接セルに共有されている。

本発明のセルの製造方法の他の実施例では、接
触領域１７は異なる時間に形成される。セルアレ
イの周辺に多くの標準的なＮチヤネルのセルフア
ラインシリコンゲートトランジスタを用いること
ができる。即ちソースとドレイン領域はゲートと
ゲート酸化膜とが定まつた後にＮ＋拡散により形
成される。したがつてソースとドレイン領域は拡
散マスクを形成するゲートポリシリコンとゲート
酸化膜との端とセルフアラインする。この工程は
上述の米国特許第4055444号に記述してある。こ
の場合接触１７は第４図ｃとｄの工程の間酸化膜
２４でおおわれたままになつているだろう。それ
から第２層又は第３層のポリシリコンがパターン
化されるとき（どちらの層が周辺トランジスタの
ゲートをつくるのに用いられるかによる）、酸化
膜が１７から除去されて、周辺トランジスタのソ
ースとドレインのＮ＋拡散により接触領域１７の
下のシリコンも高濃度にドーピングする。それか
ら多層酸化膜２７を付着してパターン化し、金属
を被着する。この接触１７の製造方法は他のマス
ク工程を必要としない。

本発明を図示した実施例を参照しながら説明し
たが、これは限定的な意図ではない。本発明の他
の実施例と同様に、各種の変形実施例は当業者が
本発明を読めば明らかであろう。したがつて本発
明の真の思想の範囲内でなしうる変形や実施例は
本発明の権利範囲に属するものである。

【図面の簡単な説明】

第１図は本発明によりつくられる半導体のチツ
プの小部分の拡大図で、セルアレイの一部の物理
的配置を示したものである。第２図は第１図のセ
ルアレイの電気的略図である。第３図ａから第３
図ｆまでは第１図のセルを夫々ａ−ａ，ｂ−ｂ，
ｃ−ｃ，ｄ−ｄ，ｅ−ｅ，ｆ−ｆの線で切断した
断面図である。第４ａ図から第４図ｅまでは、第
１図と第３図のセルアレイを第１図のａ−ａ，ｅ
−ｅ，ｆ−ｆの線で切断したものを製造の各段階
で示したものである。 Ｑ１……メモリトランジスタ、Ｑ２……エンハ
ンスメントトランジスタ、Ｃ……消去窓、１１…
…制御ゲート、１２……ソース、１３……ドレイ
ン、１９……フローテイングゲート。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板中のソース・ドレイン間にチヤン
   ネル領域がある電界効果トランジスタを有し、そ
   の電界効果トランジスタをアクセスするためのア
   ドレス線、制御ゲート、フローテイングゲート、
   消去線、を含むプログラマブル メモリセルであ
   つて、 電界効果トランジスタの前記チヤンネル領域の
   上にあり、チヤンネル領域から上に配置されるフ
   ローテイングゲートに高エネルギー状態の電子を
   注入し得る厚さをもつ酸化物第１層と； 前記電界効果トランジスタのチヤンネル領域と
   少なくとも部分的に重畳して前記酸化物第１層上
   に配置されフローテイングゲートを形成する第１
   の多結晶シリコン層を含み、前記チヤンネル領域
   からフローテイングゲートに高エネルギー状態の
   電子が注入されて上記メモリセルがプログラムさ
   れることと； 前記半導体基板上に設けられ制御ゲート線から
   横方向に間隔を置いて配置され消去線を形成する
   第２の多結晶シリコン層と； 前記消去線の下にある前記半導体基板と逆導電
   型の高濃度領域と； 前記第１の多結晶シリコン層は、前記消去線か
   ら均一に離れて位置し前記消去線に少なくとも部
   分的に隣接して消去窓を作る部分も含み、これに
   より前記多結晶シリコン層から電子をトンネルさ
   せることによつて前記電界効果トランジスタを消
   去できることと； 上記第１の多結晶シリコン層の前記消去窓を作
   る部分と前記消去線との間にあり、トンネルを可
   能とする厚さをもつ酸化物第２層と； を有するプログラム可能なメモリセル。 ２ 前記酸化物第１層の厚さが500〜800Åである
   請求項１記載のメモリセル。 ３ 前記酸化物第２層の厚さが600〜800Åである
   請求項１記載のメモリセル。 ４ 前記高濃度領域がＮ＋型である請求項１記載
   のメモリセル。