JPH0225264B2 - - Google Patents
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- JPH0225264B2 JPH0225264B2 JP8207580A JP8207580A JPH0225264B2 JP H0225264 B2 JPH0225264 B2 JP H0225264B2 JP 8207580 A JP8207580 A JP 8207580A JP 8207580 A JP8207580 A JP 8207580A JP H0225264 B2 JPH0225264 B2 JP H0225264B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリ装置、特に電気的に消去
可能でプログラム可能なMNOSリード・オンリ
ー・メモリに関する。
可能でプログラム可能なMNOSリード・オンリ
ー・メモリに関する。
（従来の技術）
半導体メモリ装置はミニコンピユータやマイク
ロプロセツサシステムのようなデイジタル装置の
製造に広く用いられている。これらのシステムで
は固定プログラムの記憶にMOSリード・オンリ
ー・メモリ（ROM）が通常用いられている。
ROMは特別注文に基づき半導体メーカにより作
られ、プログラミングコードは顧客により仕様が
決められる。製造工程は冗長で、時間がかかり材
料の制御を要する工程を数十も要し、また在庫を
要する。顧客はROMコーードを発注してから完
成品を受取るまでの合計所要時間又は周期をでき
るだけ短かく保つことを要求する。この理由のた
めに、プログラミングは製造工程の後の方で行な
わなければならないが、従来のやり方ではこれを
行なうのに大きい寸法のセルを必要とした。経済
的にROMを製造し、ROMをシステム回路基板
に実装するには半導体チツプ１個当りのメモリの
ビツト数をできるだけ多くするのが有利である。
現在では32Kビツト（32768ビツト）までのROM
が典型的である。数年以内に標準的な寸法で
64K、128K、256K、1Mビツトと進歩するであろ
う。このことはROMの記憶セルの寸法が極めて
小さくなることを意味する。ＰチヤネルROMで
は小さい寸法のものを本願出願人に譲渡された米
国特許第3541543号に記載されている方法で比較
的容易に製造することができる。しかし、通常こ
れらは製造工程の早い段階でゲートレベルマスク
によりプログラムされる。大部分のマイクロプロ
セツサやコンピユータの部品はアクセスタイムが
短いという理由でＮチヤネルシリコンゲート製造
工程により作られている。過去において、Ｎチヤ
ネル製造工程は小さい寸法のROMセルを配列す
るのに有利な方法ではなかつたし、且つ（あるい
は）プログラミングも製造工程の早い段階でモー
トマスクにより行なわれた。ＮチヤネルROMは
本願出願人に譲渡された米国特許第4151020号に
開示されている。また、電気的にプログラム可能
で且つ電気的に消去可能なROMの先行技術は、
本願出願人に譲渡された米国特許第4122509号と
第4122544号、ならびに米国特許第4258466号と米
国特許第4267588号に開示されている。
ロプロセツサシステムのようなデイジタル装置の
製造に広く用いられている。これらのシステムで
は固定プログラムの記憶にMOSリード・オンリ
ー・メモリ（ROM）が通常用いられている。
ROMは特別注文に基づき半導体メーカにより作
られ、プログラミングコードは顧客により仕様が
決められる。製造工程は冗長で、時間がかかり材
料の制御を要する工程を数十も要し、また在庫を
要する。顧客はROMコーードを発注してから完
成品を受取るまでの合計所要時間又は周期をでき
るだけ短かく保つことを要求する。この理由のた
めに、プログラミングは製造工程の後の方で行な
わなければならないが、従来のやり方ではこれを
行なうのに大きい寸法のセルを必要とした。経済
的にROMを製造し、ROMをシステム回路基板
に実装するには半導体チツプ１個当りのメモリの
ビツト数をできるだけ多くするのが有利である。
現在では32Kビツト（32768ビツト）までのROM
が典型的である。数年以内に標準的な寸法で
64K、128K、256K、1Mビツトと進歩するであろ
う。このことはROMの記憶セルの寸法が極めて
小さくなることを意味する。ＰチヤネルROMで
は小さい寸法のものを本願出願人に譲渡された米
国特許第3541543号に記載されている方法で比較
的容易に製造することができる。しかし、通常こ
れらは製造工程の早い段階でゲートレベルマスク
によりプログラムされる。大部分のマイクロプロ
セツサやコンピユータの部品はアクセスタイムが
短いという理由でＮチヤネルシリコンゲート製造
工程により作られている。過去において、Ｎチヤ
ネル製造工程は小さい寸法のROMセルを配列す
るのに有利な方法ではなかつたし、且つ（あるい
は）プログラミングも製造工程の早い段階でモー
トマスクにより行なわれた。ＮチヤネルROMは
本願出願人に譲渡された米国特許第4151020号に
開示されている。また、電気的にプログラム可能
で且つ電気的に消去可能なROMの先行技術は、
本願出願人に譲渡された米国特許第4122509号と
第4122544号、ならびに米国特許第4258466号と米
国特許第4267588号に開示されている。
（発明が解決しようとする問題点）
本発明の主目的は、電気的にプログラム可能な
小さい寸法の半導体メモリセルを提供することで
ある。本発明の他の目的は、標準的な製造技術に
適合した製造工程により作られ、電気的にプログ
ラム可能である小面積のメモリセルを提供するこ
とである。
小さい寸法の半導体メモリセルを提供することで
ある。本発明の他の目的は、標準的な製造技術に
適合した製造工程により作られ、電気的にプログ
ラム可能である小面積のメモリセルを提供するこ
とである。
（問題点を解決するための手段および作用）
本発明による電気的にプログラム可能なリー
ド・オンリー・メモリ（EPROM）はＮチヤネル
シリコンゲート製造方法に適合したMNOS製造
工程により作ることができる。行アドレス線とゲ
ートは第２段のポリシリコン（多結晶シリコン）
であり、出力と接地線は薄いフイールド酸化物の
下に形成された細長いN+領域により定められる。
各記憶セルはMNOSトランジスタとこれと直列
のエンハンスメントモードMOSトランジスタと
から成る。MNOSトランジスタのゲートはプロ
グラミング用のプログラムアドレス線であり、第
１段のポリシリコンで形成される。アレイ内の各
MNOSトランジスタは、行、出力及びプログラ
ムアドレス線に適当な電圧を供給して酸化物と窒
化物の境界に電荷を蓄積しこれによつて選択され
たトランジスタの閾値電圧を変えることにより論
理「１」又は「０」にプログラムされる。それか
ら、MOSの直列トランジスタをアクセスに用い
て読出しが行なわれる。その結果、非常に高密度
のアレイを作ることができる。
ド・オンリー・メモリ（EPROM）はＮチヤネル
シリコンゲート製造方法に適合したMNOS製造
工程により作ることができる。行アドレス線とゲ
ートは第２段のポリシリコン（多結晶シリコン）
であり、出力と接地線は薄いフイールド酸化物の
下に形成された細長いN+領域により定められる。
各記憶セルはMNOSトランジスタとこれと直列
のエンハンスメントモードMOSトランジスタと
から成る。MNOSトランジスタのゲートはプロ
グラミング用のプログラムアドレス線であり、第
１段のポリシリコンで形成される。アレイ内の各
MNOSトランジスタは、行、出力及びプログラ
ムアドレス線に適当な電圧を供給して酸化物と窒
化物の境界に電荷を蓄積しこれによつて選択され
たトランジスタの閾値電圧を変えることにより論
理「１」又は「０」にプログラムされる。それか
ら、MOSの直列トランジスタをアクセスに用い
て読出しが行なわれる。その結果、非常に高密度
のアレイを作ることができる。
本発明の新規な特徴と考えられるものは特許請
求の範囲の項に記載してある。本発明そのもの及
び本発明の他の特徴ならびに利点のより良い理解
のため、以下添付図面を参照しながら詳細な説明
を行なう。
求の範囲の項に記載してある。本発明そのもの及
び本発明の他の特徴ならびに利点のより良い理解
のため、以下添付図面を参照しながら詳細な説明
を行なう。
（実施例）
第１図、第２図及び第３ａ図から第３ｄ図を参
照すると、本発明による電気的にプログラム可能
なリード・オンリー・メモリ（EPROM）が示さ
れている。アレイは多数のセル１０からできてい
るが、そのうち４個のセルだけを示してある。各
セルはゲート１１、ソース１２及びチヤネル１３
を有するMNOSトランジスタＱ１を含んでいる。
ゲート１１はアレイのプログラムアドレス線であ
る第１段ポリシリコンストリツプ１４の一部であ
る。MNOSトランジスタのドレイン１５はそれ
と直列になつているトランジスタのチヤネルを反
転することにより形成される。ソース１２は読出
し時にVssに接続されるN+拡散領域１６の一部で
ある。各MNOSトランジスタと直列にエンハン
スメントモードトランジスタＱ２があり、Ｑ２は
ゲート１８、チヤネル１９及びドレイン２０を有
する。ドレイン２０はＹ出力線であるN+拡散領
域２１の一部である。各行内のゲート１８は一緒
に接続されており、Ｘアドレス線である第２段ポ
リシリコンストリツプ２２の一部を形成してい
る。シリコンバー２３上に形成されたアレイは典
型的におそらく64K、128K又は256Kのセルを含
むであろう。バーの大きさはビツト密度による
が、一辺が約200ミル（5.08mm）即ち面積が40000
平方ミル（25.8mm2）以下であろう。図示した４個
のセル１０はバーのほんの一部分であり、多分１
ミル（25.4ミクロン）か２ミル（50.8ミクロン）
の幅であろう。64KのアレイにはＸアドレス線２
２が256本でＹ線２１が256本あつて、65536ビツ
トのセルから成る。２本のＹ線２１に対してVss
線１６は１本示してあるが、Roger J.Fisherな
らびにGerald D.Rogersに付与された米国特許第
3934233号又はEdward R.Caudelに付与された米
国特許第4021781号（共に本願出願事に譲渡され
た）に開示されている如くアレイは仮想接地型の
ものでよい。この場合、各８本又は16本のＹ線に
対して１本のVss線が必要なだけである。あるい
は、アレイは専用の接地線を使わない仮想接地型
のものでもよいが、その代わりに１本のＹ線がＹ
アドレスに従つて接地線として選択される。
照すると、本発明による電気的にプログラム可能
なリード・オンリー・メモリ（EPROM）が示さ
れている。アレイは多数のセル１０からできてい
るが、そのうち４個のセルだけを示してある。各
セルはゲート１１、ソース１２及びチヤネル１３
を有するMNOSトランジスタＱ１を含んでいる。
ゲート１１はアレイのプログラムアドレス線であ
る第１段ポリシリコンストリツプ１４の一部であ
る。MNOSトランジスタのドレイン１５はそれ
と直列になつているトランジスタのチヤネルを反
転することにより形成される。ソース１２は読出
し時にVssに接続されるN+拡散領域１６の一部で
ある。各MNOSトランジスタと直列にエンハン
スメントモードトランジスタＱ２があり、Ｑ２は
ゲート１８、チヤネル１９及びドレイン２０を有
する。ドレイン２０はＹ出力線であるN+拡散領
域２１の一部である。各行内のゲート１８は一緒
に接続されており、Ｘアドレス線である第２段ポ
リシリコンストリツプ２２の一部を形成してい
る。シリコンバー２３上に形成されたアレイは典
型的におそらく64K、128K又は256Kのセルを含
むであろう。バーの大きさはビツト密度による
が、一辺が約200ミル（5.08mm）即ち面積が40000
平方ミル（25.8mm2）以下であろう。図示した４個
のセル１０はバーのほんの一部分であり、多分１
ミル（25.4ミクロン）か２ミル（50.8ミクロン）
の幅であろう。64KのアレイにはＸアドレス線２
２が256本でＹ線２１が256本あつて、65536ビツ
トのセルから成る。２本のＹ線２１に対してVss
線１６は１本示してあるが、Roger J.Fisherな
らびにGerald D.Rogersに付与された米国特許第
3934233号又はEdward R.Caudelに付与された米
国特許第4021781号（共に本願出願事に譲渡され
た）に開示されている如くアレイは仮想接地型の
ものでよい。この場合、各８本又は16本のＹ線に
対して１本のVss線が必要なだけである。あるい
は、アレイは専用の接地線を使わない仮想接地型
のものでもよいが、その代わりに１本のＹ線がＹ
アドレスに従つて接地線として選択される。
MNOSトランジスタＱ１の窒化物誘電体層２
４と酸化物誘電体層２５との境界に電荷を蓄積し
て、選択されたセルの閾値電圧を選択されたアド
レス線２２に印加された電圧によりオンになる値
以上に上げることにより、セルアレイがプログラ
ムされる。
４と酸化物誘電体層２５との境界に電荷を蓄積し
て、選択されたセルの閾値電圧を選択されたアド
レス線２２に印加された電圧によりオンになる値
以上に上げることにより、セルアレイがプログラ
ムされる。
次に、第４ａ図から第４ｄ図を参照しながら、
本発明のROMアレイの製造工程を説明する。最
初の材料はＰ型単結晶シリコンのスライスで、典
型的に直径が３又は４インチ（76.2又は10.16mm）
で、厚さが20ミル（0.508mm）であるが、＜100＞
面で、比抵抗が約６〜８Ω・cmである。図に示さ
れているバー２３の部分はスライスのごく小さい
部分、多分１又は２ミル（25.4又は50.8ミクロ
ン）の幅のものを表わしているにすぎない。適当
な洗浄をした後スライスを約1100℃で炉の中で酸
素にさらすことにより酸化して、全スライス上に
約1000Åの厚さの酸化物層３１を作る。次に反応
器の中でジクロロシランとアンモニアの雰囲気に
さらすことにより約1000Åの厚さの窒化シリコン
層３２を全スライス上に作る。ホトレジストの被
覆をスライスの全上面に施してモートマスクと呼
ばれるマスクを通して紫外光を照射する。このマ
スクは厚いフイールド酸化物２８とP+チヤネル
ストツプ２９の所望のパターンを定めるものであ
る。ホトレジストを現像して窒化物エツチング剤
により窒化物が除去される領域以外の窒化物膜３
２の露光部分を除去するが酸化物層３１はそのま
ま残る。窒化物エツチング剤はホトレジストとは
反応しない。
本発明のROMアレイの製造工程を説明する。最
初の材料はＰ型単結晶シリコンのスライスで、典
型的に直径が３又は４インチ（76.2又は10.16mm）
で、厚さが20ミル（0.508mm）であるが、＜100＞
面で、比抵抗が約６〜８Ω・cmである。図に示さ
れているバー２３の部分はスライスのごく小さい
部分、多分１又は２ミル（25.4又は50.8ミクロ
ン）の幅のものを表わしているにすぎない。適当
な洗浄をした後スライスを約1100℃で炉の中で酸
素にさらすことにより酸化して、全スライス上に
約1000Åの厚さの酸化物層３１を作る。次に反応
器の中でジクロロシランとアンモニアの雰囲気に
さらすことにより約1000Åの厚さの窒化シリコン
層３２を全スライス上に作る。ホトレジストの被
覆をスライスの全上面に施してモートマスクと呼
ばれるマスクを通して紫外光を照射する。このマ
スクは厚いフイールド酸化物２８とP+チヤネル
ストツプ２９の所望のパターンを定めるものであ
る。ホトレジストを現像して窒化物エツチング剤
により窒化物が除去される領域以外の窒化物膜３
２の露光部分を除去するが酸化物層３１はそのま
ま残る。窒化物エツチング剤はホトレジストとは
反応しない。
次に、ホトレジストと窒化物をマスクとして用
いて、チヤネルストツプ領域２９を作るためスラ
イスをイオン注入段階に向ける。それによつて、
ホウ素原子がシリコンの非マスク領域３３に
150KeVで約1013／cm2のドーズ量で注入される。
本願出願人に譲渡された米国特許第4055444号に
記載されているように、通常、イオン注入後であ
つてフイールド酸化物成長前にスライスを熱処理
する。
いて、チヤネルストツプ領域２９を作るためスラ
イスをイオン注入段階に向ける。それによつて、
ホウ素原子がシリコンの非マスク領域３３に
150KeVで約1013／cm2のドーズ量で注入される。
本願出願人に譲渡された米国特許第4055444号に
記載されているように、通常、イオン注入後であ
つてフイールド酸化物成長前にスライスを熱処理
する。
次の段階でフイールド酸化物２８を形成する。
これはスライスを約900℃の蒸気又は酸化雰囲気
に約５時間さらすことにより行なわれる。これに
より第４ｂ図に示すように厚いフイールド酸化物
領域又は層２８が作られる。この層２８はシリコ
ン表面の中に入り込んでいる（シリコンが酸化時
に消費されるから）。窒化物層３２の残りの部分
は酸化を阻止する。層２８の厚さは約6000Åであ
り、その約半分が元の表面の上にあり、半分が下
にある。イオン注入によるホウ素をドープした
P+領域３３は一部分消費されるが、酸化面より
更に深くシリコンの中に拡散する。したがつて、
P+フイールドストツプ領域２９は元の領域３３
よりもはるかに深くなる。この時点では、フイー
ルド酸化物層２８の厚さは最終装置のものとは異
なる。以後の熱処理により厚さが増す。
これはスライスを約900℃の蒸気又は酸化雰囲気
に約５時間さらすことにより行なわれる。これに
より第４ｂ図に示すように厚いフイールド酸化物
領域又は層２８が作られる。この層２８はシリコ
ン表面の中に入り込んでいる（シリコンが酸化時
に消費されるから）。窒化物層３２の残りの部分
は酸化を阻止する。層２８の厚さは約6000Åであ
り、その約半分が元の表面の上にあり、半分が下
にある。イオン注入によるホウ素をドープした
P+領域３３は一部分消費されるが、酸化面より
更に深くシリコンの中に拡散する。したがつて、
P+フイールドストツプ領域２９は元の領域３３
よりもはるかに深くなる。この時点では、フイー
ルド酸化物層２８の厚さは最終装置のものとは異
なる。以後の熱処理により厚さが増す。
次にスライスは別のホトレジスト層を被覆さ
れ、N+拡散される線１６と２１、ソース領域１
２及びドレイン領域２０を定めるマスクを通して
紫外光にさらされる。ホトレジストを現像してか
ら再びスライスを窒化物エツチング剤にさらし、
ホトレジスト中の穴によつて露出した窒化物層３
２の部分を除去する。この窒化層の除去により露
出した酸化物層３１の部分が次にエツチングされ
て、第４ｂ図に示すようにシリコンバーを露出す
る。リンを拡散してN+領域３４を作る。これは
後でソース−ドレイン及び相互接続部になる。こ
れらのN+領域３４は拡散の代わりにイオン注入
で作つてもよい。その場合には酸化物層３１を適
所に残して次の酸化の前にアニールを行なう。
れ、N+拡散される線１６と２１、ソース領域１
２及びドレイン領域２０を定めるマスクを通して
紫外光にさらされる。ホトレジストを現像してか
ら再びスライスを窒化物エツチング剤にさらし、
ホトレジスト中の穴によつて露出した窒化物層３
２の部分を除去する。この窒化層の除去により露
出した酸化物層３１の部分が次にエツチングされ
て、第４ｂ図に示すようにシリコンバーを露出す
る。リンを拡散してN+領域３４を作る。これは
後でソース−ドレイン及び相互接続部になる。こ
れらのN+領域３４は拡散の代わりにイオン注入
で作つてもよい。その場合には酸化物層３１を適
所に残して次の酸化の前にアニールを行なう。
第４ｃ図に示すように、２回目のフイールド酸
化段階が行なわれ（スライスが約1000℃の蒸気又
は乾燥酸素中に数時間置かれ）、これにより、窒
化物層３２の残りの部分によつておおわれてない
スライスの上面をすべて酸化し、約5000Åの厚さ
の絶縁酸化物３０を作る。この酸化段階におい
て、フイールド酸化物２８の領域は厚く成長し、
約10000Åになる。N+領域３４は一部は消費され
るが、酸化面より更に深くシリコン中に拡散し、
高濃度にドープされた領域１２，１６，２０，２
１が作られる。
化段階が行なわれ（スライスが約1000℃の蒸気又
は乾燥酸素中に数時間置かれ）、これにより、窒
化物層３２の残りの部分によつておおわれてない
スライスの上面をすべて酸化し、約5000Åの厚さ
の絶縁酸化物３０を作る。この酸化段階におい
て、フイールド酸化物２８の領域は厚く成長し、
約10000Åになる。N+領域３４は一部は消費され
るが、酸化面より更に深くシリコン中に拡散し、
高濃度にドープされた領域１２，１６，２０，２
１が作られる。
次に窒化物を侵すがシリコン酸化物を侵さない
エツチング剤を用いて残りの窒化物層３２が除去
され、それからエツチングにより酸化物３１が除
去され、露出したシリコンが洗浄される。ゲート
酸化物２５が熱酸化により約15〜50Åの厚さに成
長する。本発明の要部をなすものではないが、こ
の時点で、デプレツシヨン負荷装置が必要なスラ
イスの領域においてマスクされたイオン注入段階
が行なわれるだろう。同様に、アレイ又は周辺の
エンハンスメントモードトランジスタの閾値電圧
をイオン注入によつて調節してもよい。それから
窒化シリコン層２４を500〜800Åの厚さに付着さ
せ二層誘電体層を完成させる。必要なら、シリコ
ンと第１段ポリシリコン間のコンタクト用の窓を
パターン化しホトレジストを用てこの時点でエツ
チングする。図示した如くアレイ自身にはこの窓
は必要ではない。
エツチング剤を用いて残りの窒化物層３２が除去
され、それからエツチングにより酸化物３１が除
去され、露出したシリコンが洗浄される。ゲート
酸化物２５が熱酸化により約15〜50Åの厚さに成
長する。本発明の要部をなすものではないが、こ
の時点で、デプレツシヨン負荷装置が必要なスラ
イスの領域においてマスクされたイオン注入段階
が行なわれるだろう。同様に、アレイ又は周辺の
エンハンスメントモードトランジスタの閾値電圧
をイオン注入によつて調節してもよい。それから
窒化シリコン層２４を500〜800Åの厚さに付着さ
せ二層誘電体層を完成させる。必要なら、シリコ
ンと第１段ポリシリコン間のコンタクト用の窓を
パターン化しホトレジストを用てこの時点でエツ
チングする。図示した如くアレイ自身にはこの窓
は必要ではない。
第４ｄ図に示すように、ポリシリコンの第１層
が標準的な技術を用いて反応器内で約5000Åの厚
さに全スライス上に付着される。この層はリン拡
散によりN+ドープされ、高導電性になる。ホト
レジスト層を施し、マスクを用いて紫外光を照射
し、現像を行ない、それからホトレジストと露出
した窒化物２４及び酸化物２５をエツチングする
ことにより、第１段のポリシリコン層がパターン
化される。マスクされてないポリシリコンはエツ
チング除去され、その結果第４ｄ図に示された構
造はプログラミング線１４とアレイのＮチヤネル
MNOSトランジスタＱ１のゲート１１になる部
分を与える残りのポリシリコン層の一部を含んで
いる。
が標準的な技術を用いて反応器内で約5000Åの厚
さに全スライス上に付着される。この層はリン拡
散によりN+ドープされ、高導電性になる。ホト
レジスト層を施し、マスクを用いて紫外光を照射
し、現像を行ない、それからホトレジストと露出
した窒化物２４及び酸化物２５をエツチングする
ことにより、第１段のポリシリコン層がパターン
化される。マスクされてないポリシリコンはエツ
チング除去され、その結果第４ｄ図に示された構
造はプログラミング線１４とアレイのＮチヤネル
MNOSトランジスタＱ１のゲート１１になる部
分を与える残りのポリシリコン層の一部を含んで
いる。
約500〜800Åの薄いシリコン酸化物層２６，２
７を第３ａ図に示すように熱酸化により成長させ
る。２６はトランジスタＱ２のゲート絶縁体とし
て、また層２７は第１段及び第２段ポリシリコン
間の絶縁体として働く。
７を第３ａ図に示すように熱酸化により成長させ
る。２６はトランジスタＱ２のゲート絶縁体とし
て、また層２７は第１段及び第２段ポリシリコン
間の絶縁体として働く。
次にポリシリコン層が標準的な方法を用いて全
スライス上に付着され、それからホトレジストを
用いてパターン化されてアドレス線２２を残す。
これによりメモリアレイが完成する。前述した約
5000Åの厚さの絶縁酸化物３０の形成により、ア
ドレス線２２とその下にある構成体との容量性カ
ツプリングが抑制される。但し、周辺装置は中間
段酸化物の付着、金属とポリシリコン間又は金属
とシリコン間のコンタクトのための酸化物除去、
金属付着とパターン化、保護被覆の形成、ボンデ
イングパツド領域を空けるためのパターン化等工
程段階を更に必要とする。スライスは１スライス
あたり数百個のバーにスクライブ、分割され、バ
ーはパツケージに実装される。
スライス上に付着され、それからホトレジストを
用いてパターン化されてアドレス線２２を残す。
これによりメモリアレイが完成する。前述した約
5000Åの厚さの絶縁酸化物３０の形成により、ア
ドレス線２２とその下にある構成体との容量性カ
ツプリングが抑制される。但し、周辺装置は中間
段酸化物の付着、金属とポリシリコン間又は金属
とシリコン間のコンタクトのための酸化物除去、
金属付着とパターン化、保護被覆の形成、ボンデ
イングパツド領域を空けるためのパターン化等工
程段階を更に必要とする。スライスは１スライス
あたり数百個のバーにスクライブ、分割され、バ
ーはパツケージに実装される。
動作時、書込み状態に対しては、選択されたセ
ルの行のアドレス線２２に＋25Vのような高電圧
＋Vpを加え、共通ソース線１６にもまた＋Vpを
加える。選択されたセルのビツト線即ちＹ出力線
２１には書込まれるのが「１」か「０」により＋
Vp又はVssが加えられる。すべての他の線２１に
は＋Vpが加えられ、MNOSトランジスタＱ１の
誘電体層２４，２５を横切る電界は存在しないの
で、選択されないセルの境界には電荷が蓄積され
ることはない。選択されたセルにおいては、もし
ビツト線にVssが加えられたならば、高電界が作
られ酸化物と窒化物の境界に電荷が蓄積する。こ
のことにより、Ｎチヤネルエンハンスモード装置
の場合にはトランジスタＱ１の閾値が約＋１ボル
トから例えば約＋8Vにシフトする。デプレツシ
ヨンモード装置の場合には、−4Vから＋4Vにシ
フトするだろう。読出し動作においては、線１４
が全アレイにわたり約２ボルトから３ボルト（す
なわちエンハンスメントの場合閾値より少し高い
値）に保たれるか、又は接地（デプレツシヨンの
場合）され、線１６は接地される。選択されたセ
ルの線２２は論理「１」即ち例えば＋5Vになる
が、他のすべての線２２は接地レベルにある。し
たがつて、選択されたセルの出力線２１は蓄えら
れたのが「１」か「０」かに応じて条件付きで放
電する。
ルの行のアドレス線２２に＋25Vのような高電圧
＋Vpを加え、共通ソース線１６にもまた＋Vpを
加える。選択されたセルのビツト線即ちＹ出力線
２１には書込まれるのが「１」か「０」により＋
Vp又はVssが加えられる。すべての他の線２１に
は＋Vpが加えられ、MNOSトランジスタＱ１の
誘電体層２４，２５を横切る電界は存在しないの
で、選択されないセルの境界には電荷が蓄積され
ることはない。選択されたセルにおいては、もし
ビツト線にVssが加えられたならば、高電界が作
られ酸化物と窒化物の境界に電荷が蓄積する。こ
のことにより、Ｎチヤネルエンハンスモード装置
の場合にはトランジスタＱ１の閾値が約＋１ボル
トから例えば約＋8Vにシフトする。デプレツシ
ヨンモード装置の場合には、−4Vから＋4Vにシ
フトするだろう。読出し動作においては、線１４
が全アレイにわたり約２ボルトから３ボルト（す
なわちエンハンスメントの場合閾値より少し高い
値）に保たれるか、又は接地（デプレツシヨンの
場合）され、線１６は接地される。選択されたセ
ルの線２２は論理「１」即ち例えば＋5Vになる
が、他のすべての線２２は接地レベルにある。し
たがつて、選択されたセルの出力線２１は蓄えら
れたのが「１」か「０」かに応じて条件付きで放
電する。
MNOS装置では一般的である読出しかく乱状
態は本発明では最小にされている、というのはプ
ログラムゲート１１がアドレス線２２から分離し
ているからであり、このことは重要なことであ
る。アドレス線２２にVssと論理「１」の電圧を
交互に繰り返し印加した場合、これが通常の装置
のMNOSトランジスタのゲートに加わると、数
千回も繰り返すと蓄積した電荷が破壊される傾向
にある。この現象は本発明のセルでは起こらな
い。前述の「SATO」（Self Aligned Thick
Oxide−自己整合厚い酸化物）タイプの工程の代
わりに、本発明のセルは標準的な「NSAG」（Ｎ
−Channel Self Aliged Gate−Ｎチヤネル自己
整合ゲート）工程により作つてもよい。この場合
には、メモリは第５図と第５ａ図、ならびに第６
ａ図から第６ｄ図に示した形になり、これらは前
述のものと同種の図面である。主な相違点は線１
４が出力線２１に平行にあつているのではなくて
アドレス線２２に平行になつていることである。
態は本発明では最小にされている、というのはプ
ログラムゲート１１がアドレス線２２から分離し
ているからであり、このことは重要なことであ
る。アドレス線２２にVssと論理「１」の電圧を
交互に繰り返し印加した場合、これが通常の装置
のMNOSトランジスタのゲートに加わると、数
千回も繰り返すと蓄積した電荷が破壊される傾向
にある。この現象は本発明のセルでは起こらな
い。前述の「SATO」（Self Aligned Thick
Oxide−自己整合厚い酸化物）タイプの工程の代
わりに、本発明のセルは標準的な「NSAG」（Ｎ
−Channel Self Aliged Gate−Ｎチヤネル自己
整合ゲート）工程により作つてもよい。この場合
には、メモリは第５図と第５ａ図、ならびに第６
ａ図から第６ｄ図に示した形になり、これらは前
述のものと同種の図面である。主な相違点は線１
４が出力線２１に平行にあつているのではなくて
アドレス線２２に平行になつていることである。
本発明のMNOSセルを消去するには、酸化物
と窒化物の境界に負の電界を印加しなければなら
ない。即ち、ゲート１１はチヤネル１３に関して
負でなければならない。標準的なMNOSによれ
ば、このことは線１４を接地レベルに保ち、大き
い正の電圧をソース１２及び（又は）ドレイン１
５に加えることによつてなされる。PN接合が正
にバイアスされて大量の電力を消費するのを防ぐ
ために、通常、セルアレイは（周辺デコーダも同
様）Ｐタンクの中に作られる。
と窒化物の境界に負の電界を印加しなければなら
ない。即ち、ゲート１１はチヤネル１３に関して
負でなければならない。標準的なMNOSによれ
ば、このことは線１４を接地レベルに保ち、大き
い正の電圧をソース１２及び（又は）ドレイン１
５に加えることによつてなされる。PN接合が正
にバイアスされて大量の電力を消費するのを防ぐ
ために、通常、セルアレイは（周辺デコーダも同
様）Ｐタンクの中に作られる。
ここで用いているMNOSトランジスタという
言葉は、他の多層誘電体型のEAROM
（Electrically Alterable ROM）トランジスタ装
置を含むことを意図している。熱シリコン酸化物
とシリコン窒化物の層２４と２５は他の材料で置
き換えることができる。例えば、二酸化チタンを
窒化シリコンの代わりに用いてもよい。この場合
別の薄い酸化シリコンの層を二酸化チタン膜の上
にかぶせてもよい。
言葉は、他の多層誘電体型のEAROM
（Electrically Alterable ROM）トランジスタ装
置を含むことを意図している。熱シリコン酸化物
とシリコン窒化物の層２４と２５は他の材料で置
き換えることができる。例えば、二酸化チタンを
窒化シリコンの代わりに用いてもよい。この場合
別の薄い酸化シリコンの層を二酸化チタン膜の上
にかぶせてもよい。
本発明を図示した実施例を参照しながら記述し
たが、ここでの記述は限定的な意味をもたない。
本発明の他の実施同様、例示した実施例を種々修
正することはここでの記述を参照すれば当業者に
とつて明らかであろう。したがつて、特許請求の
範囲は本発明の真の概念の中に含まれる修正又は
実施例をすべて含むものである。
たが、ここでの記述は限定的な意味をもたない。
本発明の他の実施同様、例示した実施例を種々修
正することはここでの記述を参照すれば当業者に
とつて明らかであろう。したがつて、特許請求の
範囲は本発明の真の概念の中に含まれる修正又は
実施例をすべて含むものである。
（発明の効果）
１ 出力線となるドープ領域とそれと交差するア
ドレスラインとの間に酸化物絶縁層を配置する
ことにより、ドープ領域とアドレスラインとの
間の容量結合が小さくなり、従つてノイズが抑
制される。
ドレスラインとの間に酸化物絶縁層を配置する
ことにより、ドープ領域とアドレスラインとの
間の容量結合が小さくなり、従つてノイズが抑
制される。
２ 各メモリセルへのコンタクトを用いずに、各
メモリセルを構成する１つのトランジスタのソ
ースまたはドレイン金を同時に構成するドープ
領域、各メモリを構成する１つのトランジスタ
のゲートを同時に構成するプログラム線、各メ
モリセルを構成する他の１つのトランジスタの
ゲートを同時に構成するアドレス線の採用によ
り高集積度が達成される。
メモリセルを構成する１つのトランジスタのソ
ースまたはドレイン金を同時に構成するドープ
領域、各メモリを構成する１つのトランジスタ
のゲートを同時に構成するプログラム線、各メ
モリセルを構成する他の１つのトランジスタの
ゲートを同時に構成するアドレス線の採用によ
り高集積度が達成される。
第１図は本発明に従つて作られたメモリアレイ
の一部の物理的レイアウトを示したもので、半導
体チツプの小部分の拡大平面図である。第２図は
第１図の装置の電気的略図である。第３ａ図から
第３ｄ図までは第１図のセルを夫々線ａ−
ａ，ｂ−ｂ，ｃ−ｃ，ｄ−ｄに沿つ
て断面した図である。第４ａ図から第４ｄ図まで
は第１図と第３ａ図から第３ｄ図までの装置を一
般に第１図の線ａ−ａに沿つて断面したもの
を製造工程の各段階で示したものである。第５
図、第５ａ図及び第６ａ図から第６ｄ図までは標
準的なＮチヤネル製造工程により作られる他の実
施例の夫々平面図、電気的略図及び断面図であ
る。
の一部の物理的レイアウトを示したもので、半導
体チツプの小部分の拡大平面図である。第２図は
第１図の装置の電気的略図である。第３ａ図から
第３ｄ図までは第１図のセルを夫々線ａ−
ａ，ｂ−ｂ，ｃ−ｃ，ｄ−ｄに沿つ
て断面した図である。第４ａ図から第４ｄ図まで
は第１図と第３ａ図から第３ｄ図までの装置を一
般に第１図の線ａ−ａに沿つて断面したもの
を製造工程の各段階で示したものである。第５
図、第５ａ図及び第６ａ図から第６ｄ図までは標
準的なＮチヤネル製造工程により作られる他の実
施例の夫々平面図、電気的略図及び断面図であ
る。
Claims (1)
- 【特許請求の範囲】 １ 電気的に消去可能なリード・オンリ・メモリ
装置であつて： シリコン基体の面に形成された複数個のメモリ
セルのアレイを有し； 上記各メモリセルは第１と第２の絶縁ゲート電
界効果トランジスタを有し、かつ各トランジスタ
はゲートとそのゲートからは第１の絶縁層によつ
て分離された電流路とを備え； 上記第１と第２のトランジスタの電流路は直列
に接続され、この直列接続の電流路は、上記基体
の面内に離れて形成された２つのドープ領域の間
に電気的に接続され、上記ドープ領域の１つは基
準電位に他の１つは出力に接続され； 上記第２のトランジスタは、上記第１の絶縁層
の上に第２の絶縁層を有し、それにより上記２つ
の絶縁層の境界面に電荷を蓄積して、この第２の
トランジスタを電気的にプログラム可能にしてお
り； 上記ドープ領域の上に設けられ、上記第１の絶
縁層よりも実質的に大きな厚さを持つた分離層を
有し、 それぞれが各組のメモリセルの前記第１のトラ
ンジスタのゲートを構成しており、かつ前記ドー
プ領域と交差して前記分離層上に延在する複数個
のポリシリコンアドレス線を有し、 それぞれが各組のメモリセルの前記第２のトラ
ンジスタのゲートを構成しており、かつメモリセ
ルを読み出す時、上記ポリシリコンアドレス線の
電圧からは分離した、一定電圧が印加されている
複数個のポリシリコンプログラム線を有する、前
記リード・オンリ・メモリ装置。 ２ 特許請求の範囲第１項において、前記第２の
トランジスタはMNOSトランジスタである、リ
ード・オンリ・メモリ装置。 ３ 特許請求の範囲第１項において、前記ドープ
領域は前記ポリシリコンプログラム線にほぼ平行
に延びている、リード・オンリ・メモリ装置。 ４ 特許請求の範囲第１項において、前記プログ
ラム線は前記アドレス線に垂直な細長いポリシリ
コン片である、リード・オンリ・メモリ装置。 ５ 特許請求の範囲第１項において、前記基準電
位への接続は細長い半導体ドープ領域である、リ
ード・オンリ・メモリ装置。 ６ 特許請求の範囲第１項において、前記分離層
の厚さは、ほぼ前記絶縁層の厚さの少なくとも５
倍である、リード・オンリ・メモリ装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/049,526 US4342099A (en) | 1979-06-18 | 1979-06-18 | Electrically erasable programmable MNOS read only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612768A JPS5612768A (en) | 1981-02-07 |
| JPH0225264B2 true JPH0225264B2 (ja) | 1990-06-01 |
Family
ID=21960290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207580A Granted JPS5612768A (en) | 1979-06-18 | 1980-06-17 | Semiconductor memory and method of manufacturing same |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4342099A (ja) |
| JP (1) | JPS5612768A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457875A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Semiconductor nonvolatile memory device |
| US5348898A (en) * | 1979-05-25 | 1994-09-20 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US4409723A (en) * | 1980-04-07 | 1983-10-18 | Eliyahou Harari | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
| JPS57157573A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Semiconductor non-volatile memory cell |
| JPS5998394A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体記憶装置 |
| US4654825A (en) * | 1984-01-06 | 1987-03-31 | Advanced Micro Devices, Inc. | E2 prom memory cell |
| JPH0750556B2 (ja) * | 1985-06-26 | 1995-05-31 | 日本電気株式会社 | 半導体記憶装置 |
| US4802121A (en) * | 1986-06-02 | 1989-01-31 | Texas Instruments Incorporated | Memory array with partitioned bit lines |
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| IT1228720B (it) * | 1989-03-15 | 1991-07-03 | Sgs Thomson Microelectronics | Matrice a tovaglia di celle di memoria eprom con giunzioni sepolte, accessibili singolarmente mediante decodifica tradizionale. |
| US5612555A (en) * | 1995-03-22 | 1997-03-18 | Eastman Kodak Company | Full frame solid-state image sensor with altered accumulation potential and method for forming same |
| US9331184B2 (en) | 2013-06-11 | 2016-05-03 | United Microelectronics Corp. | Sonos device and method for fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193686A (ja) * | 1975-02-14 | 1976-08-17 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3728695A (en) * | 1971-10-06 | 1973-04-17 | Intel Corp | Random-access floating gate mos memory array |
| US3781831A (en) * | 1972-06-30 | 1973-12-25 | Gen Electric | Read only memory utilizing floating gate transistors and method of programming |
| US4095281A (en) * | 1976-03-04 | 1978-06-13 | Rca Corporation | Random access-erasable read only memory cell |
| US4090257A (en) * | 1976-06-28 | 1978-05-16 | Westinghouse Electric Corp. | Dual mode MNOS memory with paired columns and differential sense circuit |
| US4122544A (en) * | 1976-12-27 | 1978-10-24 | Texas Instruments Incorporated | Electrically alterable floating gate semiconductor memory device with series enhancement transistor |
-
1979
- 1979-06-18 US US06/049,526 patent/US4342099A/en not_active Expired - Lifetime
-
1980
- 1980-06-17 JP JP8207580A patent/JPS5612768A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193686A (ja) * | 1975-02-14 | 1976-08-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4342099A (en) | 1982-07-27 |
| JPS5612768A (en) | 1981-02-07 |
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