JPS6393159A - メモリセル - Google Patents

メモリセル

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JPS6393159A
JPS6393159A JP62225120A JP22512087A JPS6393159A JP S6393159 A JPS6393159 A JP S6393159A JP 62225120 A JP62225120 A JP 62225120A JP 22512087 A JP22512087 A JP 22512087A JP S6393159 A JPS6393159 A JP S6393159A
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JP
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layer
floating gate
field effect
effect transistor
region
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JP62225120A
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English (en)
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チャングーキアング　クオ
シュイーチャング　ツアウル
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関するものであり、特に電
気的に消去可能でプログラム可能なフローティングゲー
ト型の読出し専用メモリに関するものである。電荷を保
持するフローティングゲートを用いた不揮発性メモリ装
置はディビット・ジ工−・マツケルロイ（Ｏａｖｉｄ　
Ｊ、　ＨｃＥＩｒｏｙ）に付与された米国特許第４．１
２２．５４４号、０−レンズ・ニス・ウオール（Ｌａｗ
ｒｅｎｃｅ　Ｓ、　Ｗａｌｌ）に付与された米国特許第
４．１１２．５０９号、シムコ（Ｓｉｍｋｏ　）らに付
与された米国特許第３，９８４゜８２２号に開示された
１居ポリシリコン製法によりつくられる。前二者の特許
は共にテキサスインスツルメンツ社に譲渡された。これ
らの装置はマイクロコンピュータ、特にプログラム開発
に広く使われている。マツケルロイの特許による装置は
過消去の問題を解決するために直列のエンハンスメント
トランジスタを用いており、フローティングゲートの下
のチャネルがデプリーションモードになって、コントロ
ールゲートに加わる電圧がゼロであってもメモリトラン
ジスタが導通ずるようになっていた。しかし読出し妨害
状態と過消去現象とを避けるために、また速度を改良す
るために、消去窓を存するセルが開発され、それは１９
７９年１月５日に出願されたゲッタマンとチンによる係
属中の米国特許出願用１．０９５号と第１．０９７号に
開示されている。これらの特許出願はテキサスインスツ
ルメンツ社に譲渡された。
これらの先行技術のフローティングゲート型の電気的に
消去可能なＥＰＲＯＭのセルの寸法はその配置のために
大きく、またその製法のために他の特質が必要であった
。シリコンの所定の面積により多くのセルを高密度に実
装するために、且つ又は原価を下げて製造の歩留りを向
上させるために、セルの大きさはもつと小さいことが望
ましい。
本発明の主目的は改良された電気的に消去可能で、プロ
グラム可能なメモリを提供することである。他の目的は
ヒルの寸法を小さくした電気的に消去可能なＥＰＲＯＭ
を提供することである。更に伯の目的はより効率的な方
法によりつくられる高密度実装の電気的に消去可能なＥ
ＰＲＯＭセルアレイを提供することである。
これらの目的を達成するために、本発明によれば、フロ
ーティングゲートを作る多結晶シリコン層をチャンネル
領域外に延在させ消去窓部分を作り、フローティングゲ
ートのメモリ状態を消去するために用いる消去線の下に
高濃度領域を設ける。
この高濃度領域は消去線の電位に対して電気的シールド
の役を果す。たとえば高濃度領域を接地電位に保持する
ことにより、消去線と電界効果トランジスタとの闇の干
渉を防ぐことができる。又この構成により電界効果トラ
ンジスタのソース・ドレイン問にはチャンネル以外は不
要となり、電界効果トランジスタのゲインを上げ、かつ
セルの寸法を小さくすることができる。
本発明の１実施例によれば、セルの寸法を小さく保った
まま、ポリシリコンのフローティングゲートのための消
去窓をたとえばポリシリコンである消去線の下に設ける
ことで７０−テインググート型の電気的に消去可能でプ
ログラム可能なメモリセルが得られる。消去窓は制御ゲ
ートの下にはないので、読出し機構により蓄積された電
荷が減衰することが防止できる。
本発明の新規な特徴と思われることは特許請求の範囲の
項に記載しである。しかし発明の他の特徴や利点及び発
明それ自身をよく理解していただくために、以下図面を
参照しながら詳細に説明する。
第１図、第２図、第３図を参照すると、本発明によりつ
くられた電気的に消去可能で、プログラム可能な読出し
専用メモリが示されている。アレイは多数のセル１０か
ら成るが、そのうち４個のみが示されている。各セルは
メモリトランジスタＱ１と、直列エンハンスメントトラ
ンジスタＱ２と、消去窓Ｃとを含む。メモリトランジス
タは制御ゲート１１とソース１２とドレイン１３とを有
する。ゲート１１はポリシリコンストリップ１４と１５
の一部であり、１４ど１５はアレイのＸアドレス線であ
る。ソース１２はエンハンスメントトランジスタＱ２を
経由して細長いＮ十拡散領域１６に接続しており、１６
はアース又はＶＳＳに接続している。ドレイン１３は金
属−シリコン接触１７を介して金属ストリップ１８に接
続しているＮ十拡散領域の一部であり、１８はＹ出力線
である。フローティングゲート１９は１１１１制御ゲー
ト１１と各トランジスタＱ１のチャネルどの間に挿入さ
れている。Ｐ十タンク２０が各ヂャネル領域に設けられ
ており、これはプログラミング特性を最適化するための
ものである。
各エンハンスメントトランジスタＱ２はゲート１１′を
会み、１１′は制御ゲート１１の延長であるが、フロー
ティングゲート１９を間にはさんでいない。トランジス
タＱ２のソースはＮ十領域１６により形成されており、
ドレインはトランジスタＱ１がオンになったときのトラ
ンジスタＱ１の反転チャネルの端により形成される。消
去窓Ｃは第１届の多結晶シリコンのセグメント２１の上
につくられており、２１はフローティングゲート１９を
延長したものである。第３層の多結晶シリコンストリッ
プ２２が図面中を上下に伸びて、薄い酸化物層２３の上
の領域に消去窓Ｃの上方電極を形成づる。酸化物層２３
は消去のためのトンネル効果を最適にするように選択さ
れた工程により形成される。
各セルにおいて薄いゲート酸化物層２４により第１層の
フローティングゲート１９をシリコン表面から分離し、
他の薄い熱酸化ｌ！２５によりフローティングゲート１
９を第２層のυ１＠ゲート１１から分離する。
第３層のポリシリコン層が第２層の上に重なる場合には
、第２層と第３Ｆｍとは酸化物！ｊ２６により絶縁され
る。堆積による厚い酸化物層２７が上層のポリシリコン
層の上にある。厚いフィールド酸化膜１！２８がトラン
ジスタ又は拡散による相互接続部により占められていな
い部分をおおい、Ｐ＋チャネルストップ領域がずぺての
厚いフィールド酸化膜の下に形成されている。もつと薄
いフィールド酸化被膜２９がＮ十拡散領域１３と１６と
をおおっている。
シリコンバーに形成されるアレイはビット密度によるが
典型的に６４キロ又は１２８キロビツトのセルを含み、
バーの大きさは一辺が２００ミル（５，０８麿）即ち面
積が４０．０００平方ミル（２５，８ａｗ２）である。
図示した４個のセルはバーのほんの一部分であり、多分
その幅は１ミル（２５，４μｍ）程度である。６４キロ
ビツトのセルアレイは１４と１５のようなＸアドレス線
を２５６本と、線１８のようなＹＩ＆を２５６本要し、
これによって６５，５３６ビツトを構成する。
セルアレイはフローティングゲート１９に電子を注入す
ることによってプログラムされる。それには多結晶シリ
コンストリップ１４．１５のうち１本と、Ｙ線１８のう
ち１本とを選択して高電圧を印加し、選択されたセル１
ｏのしきい値電圧をある伯に高める。この値以上の論理
レベル電圧がアドレス線１４．１５等に加えられると、
セルはオンになる。このように、ドレイン１３と制御ゲ
ート１１とに典型的に＋２５ボルトの直流高電圧を印加
し、ソース１２にＶｓｓを印加することにより、セル１
０がプログラムされる。チャネルに大電流が流れ、その
ために高エネルギー状態の電子がゲート酸化膜層２４を
通り抜番プ、フローティングゲート１９を充電する。プ
ログラミング電圧が除去された後、フローティングゲー
トは充電されたままになっている。ゲートあるいはドレ
インのいずれかに低電圧が印加されている他のセルは影
響されない。即ち第１図の配置でもしＸ線１４と上方の
Ｙｌ！Ｊ１８とが高電位で、Ｘ線１５と他のＹ線１８が
低電圧であるならば、上方左のセル１０はそのフローテ
ィングゲートが充電されてプログラムされるが、他の３
つのセルはプログラムされない。
次の状態をつくるとフローティングゲート１９の電荷が
酸化膜層２３を通ってポリシリコンのストリップ２２に
消費して、セルのプログラムはこわされる、即ち消去さ
れる。その状態とはストリップ２２を高電位＋２５ボル
トに、線１６をＶｓｓに、線１８をＶｓｓに、アドレス
１！１４又は１５を＋２５ボルトに保つことである。
読出し時には、×アドレス線１４又は１５、即ち６４キ
ロビツトアレイの２５６木のうち１本を選び、選んだ線
を論Ｊｌ！ルベル即ち約＋５■に保つ、残りのＸアドレ
ス線をｙｓｓ、即ち論理Ｏレベルに保つ。Ｙ出力線を２
５６本のうちから１本選ぶ。この線はＹデコーダを経由
して出力に接続ゴる。通常ダイナミックメモリならば、
Ｙ線はアクセスサイクルに先立ってプリチャージされる
であろう。したがってアドレスされたＸ線とＹ線との交
点の選択されたセル１０が１にプログラムされているか
Ｏにプログラムされているかにしたがって、条件に応じ
て選択された線が放電することになる。スタティックメ
モリではプリチャージは必要ではない。
第４図ａから第４図ｅ迄を参照しながら、本発明のセル
アレイの製造工程について説明する。これらの図で右側
の部分は第３図ｆに対応し、真中の部分はｉ３図ｅに対
応し、左側の部分は第３図ａのトランジスタＱ１と０２
の断面図に相当する。
出発材料はＰ型車結晶シリコンのスライスである。
これは典型的に直径４インチ（１０，１６α）で厚さが
２０ミル（５０８μＴｒＬ）で、＜１００＞面で切断さ
れ、抵抗率は６〜８オ一ムセンチメートルである。上述
のように、図示したバー３０の部分はスライスの非常に
小さい部分にすぎず、おそらくその幅は１又は２ミル（
２５，４又は５０．４μｍ）である。適当な洗浄を行っ
た後、スライスを約１１００℃の高温の炉中で酸素にさ
らすことにより酸化して、全スライスの上に厚さ約１０
００人の酸化物層３１を形成する。まずホトレジストマ
スクを用いてホウ素を注入してＰ＋タンク２ｏをつくる
。次に、反応器中でジクロロシランとアンモニアの雰囲
気にさらすことにより、全スライスの上に約１０００人
の厚さの窒化シリコン層３２を形成する。スライスの全
上面をホトレジストでおおって、マスクを通して紫外光
を照射する。このマスクは厚いフィールド酸化膜２８と
Ｐ＋チャネルストップの所望のパターンを定める。レジ
ストを現像し、次いでエツチングを行って、窒化物層３
２の露出された部分を除去するが、酸化物［１３１は適
当に残す。
次にホトレジストと窒化膜とをマスクとして用いて、ス
ライスをイオン注入工程にかけてチＡ７ネルストツプ領
域をつくる。ここではホウ素原子をシリコンのマスクさ
れてない領域３３にイオン注入する。この領域３３は完
成品では同じ形で存在しない、なぜならばスライスのこ
の部分のいくらかはフィールド酸化工程で消費されてし
まうからである。テキサス　インスツルメンツ社に譲渡
された米国特許第４．０５５．４４４号に述べであるよ
うに、通常イオン注入後フィールド酸化膜生成の前にス
ライスを熱処理する。
次の工程はフィールド酸化膜２８の最初の形成である。
これはスライスを約９００〜１．０００℃の蒸気又は酸
化雰囲気中に数時間さらすことによって行われる。する
と厚いフィールド酸化物層２８が第４図すに示すように
成長する。このｆｒ４域はシリコンの表面から中へ伸び
る、なぜならばシリコンは酸化するときに消費されるか
らである。
窒化物層３２が残っている部分は酸化を阻止する。
酸化物Ｆ４２８の厚さは約６０００人であり、そのうち
の約半分は元の表面の上にあり、約半分は元の表面の下
にある。イオン注入によりホウ素をドープしたＰ十領域
３３は一部分消費されるが、また酸化面の前方をシリコ
ン中に再拡散して、元の領域３３よりもずっと深いＰ＋
フィールドストップ領域をつくる。この時点で、フィー
ルド酸化膜２８の厚さは完成品とは異なる。後の熱処理
によりもつと厚くなる。
次に別のホトレジスト層でスライスをおおい、マスクを
用いて紫外光を照射する。ここで用いるマスクはＮ十拡
散を行う予定である線１６とドレーン領域１３とを定め
るものである。ホトレジストを現像後、スライスを再び
窒化膜エツチングしてホトレジストの穴により露出され
た窒化物層３２の部分を除去する。この窒化膜が除去さ
れたときに露出した酸化物層３１の部分を次にエツチン
グして裸のシリコンを露出する。リンの拡散を行ってＮ
十領域３４をつくる。３４は後でドレーン等になる。拡
散の代わりにこれらのＮ十領域をヒ素イオンの注入によ
り形成してもよい。この場合酸化物層３１を適所に残し
て、次の酸化の前にアユ−リング工程を用いる。
次に第４図Ｃを参照する。スライスを約１０００℃の蒸
気又は乾燥酸素の中に数時間Ｅｌ　＜ことにより２番目
のフィールド酸化工程を行う。これによって窒化膜層３
２の残りの部分におおわれてないスライスの全上面を酸
化し、約５０００人のフィールド酸化Ｆ！　２９をつく
る。この酸化期間中に、フィールド酸化膜１１ｉｉ２８
はより厚くなり、おそら＜１０，０００人に成長する。
Ｎ十領域３４の一部は消費されるが、酸化面の前方でシ
リコンの中へ更に拡散して高濃度にドープされた領域１
３と１６とをつくる。
次に窒化膜を侵すがシリコン酸化膜を浸さないエツチン
グ剤により残りの窒化膜３２を除去し、それから酸化膜
３１をエツチングにより除去して露出したシリコンを洗
浄する。熱酸化によりゲート酸化ＭＡ　２４を５００〜
８００人の厚さに成長させる。この酸化膜はホトレジス
ト操作により接触領域１７の上の部分が除去され、リン
拡散を行ってこれらの接触領域の下にＮ十領域３５をつ
くる。
本発明に属するものではないけれども、デプリーション
ロード装置が必要な場合にはスライスのその領域に、マ
スクによるイオン注入工程が行われるのはこの時点であ
る。同様に、セルアレイ又は周辺回路のトランジスタの
しきい値電圧もイオン注入により調整してもよい。また
もし周辺回路に必要であれば、第１層のポリシリコンと
シリコンとの接触用窓がこの時点でホトレジストを用い
てパターン化されてエツチングされる。セルアレイ自身
にはこのことは必要でない。
第４１Ｎｄを参照するとわかるように、第１層の多結晶
シリコンが標準的な技術を用いて反応器中で全スライス
上に約５０００人の厚さに付けられる。この層はＮ十拡
散又はイオン注入によりリンをドープされて、高導電性
になる。この第１層にホトレジスト層を塗布し、この目
的のために用意したマスクを通して紫外光を照射し、現
像し、それからホトレジストと露出した酸化膜の両方を
エツチングすることによりパターン化する。残りのホト
レジストはポリシリコンのある領域をマスクし、セルア
レイのフローティングゲート１９と消去窓セグメント２
１とを定める。マスクされない多結晶シリコンはエツチ
ング除去される。第４図ｄに示したその結果の構造はフ
ローティングゲートとなる部分を形成する残りの第１層
ポリシリコン層の一部を含む。各ゲート１９の下の薄い
熱酸化膜２４はメモリセルトランジスタＱ１のゲート酸
化膜である。
第１層のポリシリコンの上表面はスライスを約９００〜
１．０００℃で酸化雰囲気にさらすことにより酸化され
、フローティングゲートの上に熱酸化物層２５が約１，
０００人の厚さにつくられる。次に第２層の多結晶シリ
コンをスライスの上に付着して、それからホトレジスト
によりマスクしてエツチングし、アドレス線１４と１５
を残す。
１４．１５はまた制御ゲート１１と１１′をも形成する
。第３層のポリシリコン層が第２層に部分的に重なる場
合に、第２層の表面の上の方が前述のにうに酸化されて
層２６を形成し、エツチング障壁として働らく。
次に消去窓Ｃが形成される。ホトレジスト工程により窓
Ｃをつくる予定の領域を除いてスライスの全上面をおお
う。このホトレジストをマスクとして用いて、窓Ｃ部に
てすべての熱酸化膜を除去して第１Ｆ４のポリシリコン
のセグメント２１の上面を露出する。酸化膜２４．２５
．２６よりも低温にて、あるいは乾燥酸素の代わりに蒸
気中で、あるいは低レベルにドープするなどトンネル効
果を高める工程により熱酸化１１！Ｊ　２３が形成され
る。
厚さは約６００−８００人である。それから第３層のポ
リシリコン２２を付着し、ドープし、パターン化する。
第３図において、厚いシリコン酸化物層２７が約４００
℃の低温でシランの分解により付着される。この層２７
は金属層と第２、第３の多結晶シリコン層とを絶縁する
ものであり、多Ｂ酸化膜と言う。
第３図を参照すると、多層酸化物層２７がパターン化さ
れる。ホトレジスト工程を行い、セルアレイのｌ１１１
８に沿って金属とシリコンどの接触領域と周辺トランジ
スタの金属とシリコンとの接触領域又は金属とポリシリ
コンとの接触領域を露出する。金属の接触と相互接続は
チップの周辺回路において人力バッファ、デコーダ、読
出し増幅器等に使われ、また外部電極に接続するための
ポンディングパッドに用いられる。金属接触と相互接続
とは通常の方法でつくられる。即ちアルミニウムの薄膜
をスライスの全上面に被着さぜ、ホトレジストマスクと
エツチングの工程を用いてバターン化する。これによっ
て金属ストリップ１８が残る。
本発明のセル構造の利点は２つの隣接セルの消去窓Ｃが
ｙｓｓ線１６、Ｎ＋モート領域、の上にあるので、１つ
の空間が２つの機能を果すのに使われることである。他
の場合、その空間はただ１つの機能しか果たさない。こ
のことはＮ＋モート領域の上にポリシリコン層を形成す
る工程により可能となる。また第２層と第３層のポリシ
リコンの位置合せと間隙とがきわどくないということは
意ｉあることである。即ち第３層のポリシリコンのスト
リップ２２が悪影響を及ぼすことなく第２層のポリシリ
コンストリップ１４．１５の上に部分的に重なることが
できる。更に、本製造方法によれば、従来のような各種
の注人工稈やきわどい位置合せ問題をもたずに、メモリ
トランジスタＱ１と直列トランジスタＱ２を形成するこ
とができる。
例えば米国特許出願第１．０９７号のセルに比較して、
はるかに小さい寸法のセルをつくることができる。
セルアレイは第１図で左の軸３８と右の＠３９に関して
パターンを対称にすることにより形成される。したがっ
Ｃ接触１７は図示した４個のセルの左と右の隣接セルに
共有されている。
本発明のセルの製造方法の伯の実施例では、接触領域１
７は異なる時間に形成される。セルアレイの周辺に多く
のｍＦｊＬ的なＮチャネルのセルファラインシリコンゲ
ートトランジスタを用いることができる。即ちソースと
ドレイン領域はゲートとゲート酸化膜とが定まった後に
Ｎ＋拡散により形成される。したがってソースとドレイ
ン領域は拡散マスクを形成するゲートポリシリコンとゲ
ート酸化膜との端とセルファラインする。この工程は上
述の米国特許第４．０５５．４４４号に記述しである。
この場合接触１７は第４図Ｃとｄの工程の周設化膜２４
でおおわれたままになっているだろう。それから第２層
又は第３層のポリシリコンがパターン化されるときくど
ちらの居が周辺トランジスタのゲートをつくるのに用い
られるかによる）、酸化膜が１７から除去されて、周辺
トランジスタのソースとドレインのＮ十拡散により接触
領域１７の下のシリコンも高濃度にドーピングする。そ
れから多層酸化膜２７を付着してパターン化し、金属を
被着する。この接触１７の製造方法は仙のマスク工程を
必要としない。
本発明を図示した実施例を参照しながら説明したが、こ
れは限定的な意図ではない。本発明の他の実施例と同様
に、各種の変形実施例は当業者が本説明を読めば明らか
であろう。したがって本発明の真の思想の範囲内でなし
うる変形や実施例は本発明の権利範囲に属するものであ
る。
【図面の簡単な説明】
第１図は本発明によりつくられる半導体のチップの小部
分の拡大図で、セルアレイの一部の物理的配置を示した
ものである。、第２図は第１図のセルアレイの電気的略
図である。第３図ａから第３図ｆまでは第１図のセルを
夫々ａ−ａ、ｂ−ｂ。 ｃ−ｃ、ｄ−ｄ、ｅ−ｅ、ｒ−ｆの線で切断した断面図
である。第４図ａから第４図ｅまでは、第１図と第３図
のセルアレイを第１図のａ−ａ、ｅ−ｅ、ｆ−ｆの線で
切断したものを製造の各段階で示したものである。 Ｑｌ・・・・・・メモリトランジスタ Ｑ２・・・・・・エンハンスメントトランジスタＣ・・
・・・・消去窓 １１・・・・・・Ｉ！ＩＩＪ　ａｌｌゲート１２・・・
・・・ソース １３・・・・・・ドレイン

Claims (2)

    【特許請求の範囲】
  1. （１）半導体中のソース・ドレイン間にチャンネル領域
    がある電界効果トランジスタを有し、その電界効果トラ
    ンジスタをアクセスするためのアドレス線、制御ゲート
    、フローティングゲート、消去線、を含むプログラマブ
    ルメモリセルであつて、 電界効果トランジスタの前記チャンネル領域の上にあり
    、チャンネル領域から上に配置されるフローティングゲ
    ートに電子を注入し得る厚さをもつ酸化物層と； 消去線の下にある高濃度領域と； 前記電界効果トランジスタのチャンネル領域上に少なく
    とも部分的に配置される前記酸化物層上の多結晶シリコ
    ン層であつて、フローティングゲートを作り、前記チャ
    ンネル領域からフローティングゲートに電子を注入する
    ことによつてメモリセルをプログラムできる多結晶シリ
    コン層と；前記多結晶シリコン層は少なくとも部分的に
    前記消去線と前記高濃度領域との間にあつて消去窓を作
    る部分も含み、これにより前記多結晶シリコン層から電
    子をトンネルさせることによつて前記電界効果トランジ
    スタを消去できることと；を有するプログラム可能なメ
    モリセル。
  2. （２）特許請求の範囲第１項記載のメモリセルであつて
    、前記高濃度領域はｎ＾＋型であるメモリセル。
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