JPH05267649A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH05267649A JPH05267649A JP4060192A JP6019292A JPH05267649A JP H05267649 A JPH05267649 A JP H05267649A JP 4060192 A JP4060192 A JP 4060192A JP 6019292 A JP6019292 A JP 6019292A JP H05267649 A JPH05267649 A JP H05267649A
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Abstract
(57)【要約】
【目的】オン電圧と素子耐圧の高いトレードオフを実現
した横型の電力用半導体素子を提供することを目的とす
る。 【構成】基板１上に酸化膜２を介して形成されたｎ型シ
リコン層３のカソード側にｐ型ベース層８，ｎ+ 型エミ
ッタ層９が形成され、ｎ型エミッタ層９内にｐ+ 型ドレ
イン層１０が形成される。ｐ型ベース層８から所定距離
離れたアノード側にはｎ型バッファ１２が形成され、こ
の中にｐ+ 型エミッタ層１３が形成される。ｎ型シリコ
ン層３は、アノード・カソード間にまたがって走る複数
本のストライプ状溝５により複数本の電流チャネルに分
割されている。ストライプ状溝５の中にはＳＩＰＯＳ等
の高抵抗体層７が平坦に埋込み形成されている。
した横型の電力用半導体素子を提供することを目的とす
る。 【構成】基板１上に酸化膜２を介して形成されたｎ型シ
リコン層３のカソード側にｐ型ベース層８，ｎ+ 型エミ
ッタ層９が形成され、ｎ型エミッタ層９内にｐ+ 型ドレ
イン層１０が形成される。ｐ型ベース層８から所定距離
離れたアノード側にはｎ型バッファ１２が形成され、こ
の中にｐ+ 型エミッタ層１３が形成される。ｎ型シリコ
ン層３は、アノード・カソード間にまたがって走る複数
本のストライプ状溝５により複数本の電流チャネルに分
割されている。ストライプ状溝５の中にはＳＩＰＯＳ等
の高抵抗体層７が平坦に埋込み形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、横型の電力用半導体素
子に関する。
子に関する。
【０００２】
【従来の技術】ＩＧＢＴや各種サイリスタ等の電力用半
導体素子は、一般に縦型に構成され、高抵抗ベース層の
不純物濃度と厚みにより高耐圧特性が確保される。これ
らの電力用半導体素子を横型に構成する場合、高抵抗ベ
ース層の不純物濃度を同じとして縦型と同じ高耐圧特性
を確保しようとすると、基本的に縦型の場合の厚みに相
当する横方向長さを必要とする。
導体素子は、一般に縦型に構成され、高抵抗ベース層の
不純物濃度と厚みにより高耐圧特性が確保される。これ
らの電力用半導体素子を横型に構成する場合、高抵抗ベ
ース層の不純物濃度を同じとして縦型と同じ高耐圧特性
を確保しようとすると、基本的に縦型の場合の厚みに相
当する横方向長さを必要とする。
【０００３】図２４および図２５は、従来の横型ＩＧＢ
Ｔの平面図とそのＡ―Ａ′断面図を示している。シリコ
ン基板１上に酸化膜２を介して高抵抗ｎ- 型ベース層３
が形成され、このｎ- 型ベース層３にｐ型ベース層８が
形成されている。ｐ型ベース層８内にｎ型ソース層９が
形成され、このｎ型ソース層９内にｐ+ 型ドレイン層１
０が形成されている。ｐ型ベース層８から所定距離離れ
た位置にｎ型バッファ層１２が形成され、このｎ型バッ
ファ層１２内にｐ型ドレイン層１３が形成されている。
ｐ型ベース層８上にはゲート絶縁膜１５を介してゲート
電極１６が形成されている。
Ｔの平面図とそのＡ―Ａ′断面図を示している。シリコ
ン基板１上に酸化膜２を介して高抵抗ｎ- 型ベース層３
が形成され、このｎ- 型ベース層３にｐ型ベース層８が
形成されている。ｐ型ベース層８内にｎ型ソース層９が
形成され、このｎ型ソース層９内にｐ+ 型ドレイン層１
０が形成されている。ｐ型ベース層８から所定距離離れ
た位置にｎ型バッファ層１２が形成され、このｎ型バッ
ファ層１２内にｐ型ドレイン層１３が形成されている。
ｐ型ベース層８上にはゲート絶縁膜１５を介してゲート
電極１６が形成されている。
【０００４】高耐圧特性を確保するために、ｎ- 型ベー
ス層３の底部には高濃度のｎ+ 型層４が形成され、また
ｎ- 型ベース層３上には酸化膜１７を介してＳＩＰＯＳ
等の高抵抗体膜１８が形成されている。
ス層３の底部には高濃度のｎ+ 型層４が形成され、また
ｎ- 型ベース層３上には酸化膜１７を介してＳＩＰＯＳ
等の高抵抗体膜１８が形成されている。
【０００５】ｎ- 型ベース層３の不純物濃度を縦型素子
の場合と同じとして、縦型素子と同程度の耐圧を実現す
るためには、図２４に示すｎ- 型ベース層３の長さＬ
を、縦型素子の場合のｎ- 型ベース層の厚みに相当する
大きさとすることが必要である。このため横型素子では
どうしても有効面積が減り、面積効率が落ちる。そして
高い素子耐圧を得ようとすると、オン電圧が高くなると
いうトレードオフの問題が残る。
の場合と同じとして、縦型素子と同程度の耐圧を実現す
るためには、図２４に示すｎ- 型ベース層３の長さＬ
を、縦型素子の場合のｎ- 型ベース層の厚みに相当する
大きさとすることが必要である。このため横型素子では
どうしても有効面積が減り、面積効率が落ちる。そして
高い素子耐圧を得ようとすると、オン電圧が高くなると
いうトレードオフの問題が残る。
【０００６】横型の電力用半導体素子の面積効率を高い
ものとするためには、縦型素子よりも不純物濃度の高い
高抵抗ベース層を用いてしかも、縦型素子と同程度の高
耐圧特性が確保できるような構造が望まれる。
ものとするためには、縦型素子よりも不純物濃度の高い
高抵抗ベース層を用いてしかも、縦型素子と同程度の高
耐圧特性が確保できるような構造が望まれる。
【０００７】
【発明が解決しようとする課題】以上のように従来の横
型の電力用半導体素子では、縦型素子に比べて面積効率
が悪くなるという問題があった。
型の電力用半導体素子では、縦型素子に比べて面積効率
が悪くなるという問題があった。
【０００８】本発明は、この様な事情を考慮してなされ
たもので、面積効率の向上を図り、素子耐圧とオン電圧
のトレードオフの問題を解決した横型の電力用半導体素
子を提供することを目的とする。
たもので、面積効率の向上を図り、素子耐圧とオン電圧
のトレードオフの問題を解決した横型の電力用半導体素
子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
形成された高抵抗半導体層の表面に所定距離をおいて対
向するように第１の主電極領域と第２の主電極領域が配
置された横型の電力用半導体素子において、前記高抵抗
半導体層の第１の主電極領域から第２の主電極領域に達
する範囲に渡って複数本のストライプ状溝が形成され、
これらストライプ状溝に高抵抗体層が埋込み形成されて
いることを特徴とする。
形成された高抵抗半導体層の表面に所定距離をおいて対
向するように第１の主電極領域と第２の主電極領域が配
置された横型の電力用半導体素子において、前記高抵抗
半導体層の第１の主電極領域から第２の主電極領域に達
する範囲に渡って複数本のストライプ状溝が形成され、
これらストライプ状溝に高抵抗体層が埋込み形成されて
いることを特徴とする。
【００１０】
【作用】本発明によると、第１の主電極領域と第２の主
電極領域間の電流通路となる高抵抗半導体層が、電流方
向に沿った複数本のストライプ状溝によって細い複数本
の電流チャネルに分割された状態となる。そしてこれら
の各電流チャネルの両側には高抵抗体層が埋込み形成さ
れるため、第１の主電極領域と第２の主電極領域間に高
電圧が印加されたときに、各電流チャネルにはチャネル
方向に沿って均一な電界が形成される。
電極領域間の電流通路となる高抵抗半導体層が、電流方
向に沿った複数本のストライプ状溝によって細い複数本
の電流チャネルに分割された状態となる。そしてこれら
の各電流チャネルの両側には高抵抗体層が埋込み形成さ
れるため、第１の主電極領域と第２の主電極領域間に高
電圧が印加されたときに、各電流チャネルにはチャネル
方向に沿って均一な電界が形成される。
【００１１】これにより、高抵抗半導体層の不純物濃度
を従来と同じとすれば、第１の主電極領域と第２の主電
極領域間の距離を従来より小さくしても、従来と同程度
の耐圧が確保できる。すなわち面積効率が高いものとな
る。また、第１の主電極領域と第２の主電極領域間の距
離を従来と同じとして、高抵抗半導体層の不純物濃度を
従来より高くして従来と同程度の耐圧を確保することが
できる。これは、オン抵抗の低減すなわちオン電圧の低
下につながる。
を従来と同じとすれば、第１の主電極領域と第２の主電
極領域間の距離を従来より小さくしても、従来と同程度
の耐圧が確保できる。すなわち面積効率が高いものとな
る。また、第１の主電極領域と第２の主電極領域間の距
離を従来と同じとして、高抵抗半導体層の不純物濃度を
従来より高くして従来と同程度の耐圧を確保することが
できる。これは、オン抵抗の低減すなわちオン電圧の低
下につながる。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は、本発明の一実施例に係る横型ＭＯ
Ｓゲートサイリスタ（ＭＣＴ）の単位セルのレイアウト
であり、図２，図３はそれぞれ図１のＡ―Ａ′，Ｂ−
Ｂ′断面図である。また図４は、全体構造を示す斜視図
である。このＭＣＴは、シリコン基板１にシリコン酸化
膜２を介してｎ型シリコン層（高抵抗ベース層）３が形
成されたウェハを用いて構成されている。このウェハは
例えば、一方の面に酸化膜２が形成された２枚のシリコ
ン基板の貼り合わせにより得られる。ｎ型シリコン層３
の底部には高濃度ｎ+ 型層４が形成されている。
Ｓゲートサイリスタ（ＭＣＴ）の単位セルのレイアウト
であり、図２，図３はそれぞれ図１のＡ―Ａ′，Ｂ−
Ｂ′断面図である。また図４は、全体構造を示す斜視図
である。このＭＣＴは、シリコン基板１にシリコン酸化
膜２を介してｎ型シリコン層（高抵抗ベース層）３が形
成されたウェハを用いて構成されている。このウェハは
例えば、一方の面に酸化膜２が形成された２枚のシリコ
ン基板の貼り合わせにより得られる。ｎ型シリコン層３
の底部には高濃度ｎ+ 型層４が形成されている。
【００１４】図５は制御電極Ｇがｎ型シリコン層３を挟
むように設けられている場合を示し、図６はアノード側
とカソード側との２箇所に制御電極Ｇが設けられている
場合を示している。
むように設けられている場合を示し、図６はアノード側
とカソード側との２箇所に制御電極Ｇが設けられている
場合を示している。
【００１５】この様なウェハのｎ型シリコン層３のカソ
ード側にｐ型ベース層８が形成され、このｐ型ベース層
８内にｎ+ 型エミッタ層９が形成され、更にこのｎ型エ
ミッタ層９内にｐ+ 型ドレイン層１０が形成されてい
る。ｐ型ベース層８はｎ+ 型バッファ層４に達する深さ
に形成され、ｎ+ 型エミッタ層９はｎ+ 型バッファ層４
に達しない深さに形成されている。ｐ型ベース層８から
所定距離離れたアノード側にはｎ型バッファ１２がｎ+
型層４に達する深さに形成され、この中にｐ+ 型エミッ
タ層１３が形成されている。
ード側にｐ型ベース層８が形成され、このｐ型ベース層
８内にｎ+ 型エミッタ層９が形成され、更にこのｎ型エ
ミッタ層９内にｐ+ 型ドレイン層１０が形成されてい
る。ｐ型ベース層８はｎ+ 型バッファ層４に達する深さ
に形成され、ｎ+ 型エミッタ層９はｎ+ 型バッファ層４
に達しない深さに形成されている。ｐ型ベース層８から
所定距離離れたアノード側にはｎ型バッファ１２がｎ+
型層４に達する深さに形成され、この中にｐ+ 型エミッ
タ層１３が形成されている。
【００１６】ｎ型シリコン層３は、ｎ+ 型エミッタ層９
からｐ+ 型エミッタ層１３にまたがって走る複数本の微
細間隔のストライプ状溝５が形成されて、複数本の電流
チャネルに分割されている。ストライプ状溝５はｎ+ 型
層４に達する深さに形成されていて、この中にはシリコ
ン酸化膜８を介してＳＩＰＯＳ等の高抵抗体層７が平坦
に埋込み形成されている。
からｐ+ 型エミッタ層１３にまたがって走る複数本の微
細間隔のストライプ状溝５が形成されて、複数本の電流
チャネルに分割されている。ストライプ状溝５はｎ+ 型
層４に達する深さに形成されていて、この中にはシリコ
ン酸化膜８を介してＳＩＰＯＳ等の高抵抗体層７が平坦
に埋込み形成されている。
【００１７】カソード側のｐ型ベース層８およびｎ+ 型
エミッタ層９上には、ストライプ状溝５を横切って連続
するようにゲート絶縁膜１５を介してゲート電極１６が
形成されている。ストライプ状溝５の一方の端部にはｎ
+ 型エミッタ層９，ｐ+ 型ドレイン層１０およびｐ型ベ
ース層８に同時にコンタクトするカソード電極１１が形
成され、他方の端部にはｐ+ 型エミッタ層１３にコンタ
クトするアノード電極１４が形成されている。ストライ
プ状溝５によって横方向に分離されてストライブ状の電
流チャネルとなるｎ型シリコン層３の表面には、シリコ
ン酸化膜１７を介してＳＩＰＯＳ等の高抵抗体膜１８が
形成されている。
エミッタ層９上には、ストライプ状溝５を横切って連続
するようにゲート絶縁膜１５を介してゲート電極１６が
形成されている。ストライプ状溝５の一方の端部にはｎ
+ 型エミッタ層９，ｐ+ 型ドレイン層１０およびｐ型ベ
ース層８に同時にコンタクトするカソード電極１１が形
成され、他方の端部にはｐ+ 型エミッタ層１３にコンタ
クトするアノード電極１４が形成されている。ストライ
プ状溝５によって横方向に分離されてストライブ状の電
流チャネルとなるｎ型シリコン層３の表面には、シリコ
ン酸化膜１７を介してＳＩＰＯＳ等の高抵抗体膜１８が
形成されている。
【００１８】この横型ＭＣＴのターンオン動作は、ゲー
ト電極１６にカソードに対して正の電圧を印加し、ｐ型
ベース層８の表面に反転チャネルを形成することにより
行われる。この時、ｎ+ 型エミッタ層９から反転チャネ
ルを通してｎ型ベース層３に電子が注入される。ターン
オフ時はゲート電極１６にカソードに対して負の電圧を
印加する。これによりｐ型ベース層８の表面チャネルが
消失し、ｎ+ 型エミッタ層９の表面に反転チャネルが形
成されて、素子内の正孔電流がｐ型ベース層８からこの
反転チャネルを介し、ｐ型ドレイン層１０を介してカソ
ード電極１１に排出される。正孔電流の一部はｐ型ベー
ス層８の底部を通って直接カソード電極１１に排出され
る。
ト電極１６にカソードに対して正の電圧を印加し、ｐ型
ベース層８の表面に反転チャネルを形成することにより
行われる。この時、ｎ+ 型エミッタ層９から反転チャネ
ルを通してｎ型ベース層３に電子が注入される。ターン
オフ時はゲート電極１６にカソードに対して負の電圧を
印加する。これによりｐ型ベース層８の表面チャネルが
消失し、ｎ+ 型エミッタ層９の表面に反転チャネルが形
成されて、素子内の正孔電流がｐ型ベース層８からこの
反転チャネルを介し、ｐ型ドレイン層１０を介してカソ
ード電極１１に排出される。正孔電流の一部はｐ型ベー
ス層８の底部を通って直接カソード電極１１に排出され
る。
【００１９】この実施例による横型ＭＣＴは、高耐圧を
出すためのｎ型ベース層３が、高抵抗体層７が埋め込ま
れたストライプ状溝５により複数本に分割されている。
そして埋め込まれた高抵抗体層７の両端は、図４に示す
ようにそれぞれカソード電極１１，アノード電極１４に
接続されている。ｎ型ベース層３上の高抵抗体膜１８
も、一端はアノード電極１４に接続され、他端は図では
省略されているがカソード電極１１に接続されている。
このため、アノード・カソード間に高電圧が印加された
ときに、溝内部の高抵抗体層７および上面の高抵抗体膜
１８には微小電流が流れて均一電界が形成される。また
ｎ型ベース層３の底部では、ｎ+ 型層４により、空乏層
がシリコン酸化膜２の界面まで伸びることが防止され
る。この結果細長く分割されたｎ型ベース層３は、全周
に渡って溝内部の高抵抗体層７、上面の高抵抗体膜１８
および底部のｎ+ 型層４の働きによって、電流方向に極
めて均一性に優れた電界分布が形成されて、高耐圧特性
が得られる。
出すためのｎ型ベース層３が、高抵抗体層７が埋め込ま
れたストライプ状溝５により複数本に分割されている。
そして埋め込まれた高抵抗体層７の両端は、図４に示す
ようにそれぞれカソード電極１１，アノード電極１４に
接続されている。ｎ型ベース層３上の高抵抗体膜１８
も、一端はアノード電極１４に接続され、他端は図では
省略されているがカソード電極１１に接続されている。
このため、アノード・カソード間に高電圧が印加された
ときに、溝内部の高抵抗体層７および上面の高抵抗体膜
１８には微小電流が流れて均一電界が形成される。また
ｎ型ベース層３の底部では、ｎ+ 型層４により、空乏層
がシリコン酸化膜２の界面まで伸びることが防止され
る。この結果細長く分割されたｎ型ベース層３は、全周
に渡って溝内部の高抵抗体層７、上面の高抵抗体膜１８
および底部のｎ+ 型層４の働きによって、電流方向に極
めて均一性に優れた電界分布が形成されて、高耐圧特性
が得られる。
【００２０】すなわちこの実施例によれば、ｎ型シリコ
ン層３の不純物濃度を従来と同じとすれば、カソード領
域とアノード領域間の距離を従来より小さくしても、従
来と同程度の耐圧が確保できる。これにより、面積効率
が高いものとなる。またカソード領域とアノード領域間
の距離を従来と同じとすれば、ストライプ状溝の深さを
深くすることによってｎ型シリコン層３の主電流の有効
面積をシリコン基板の深さ方向に大きくとることができ
るので、従来のシリコン基板表面のみを使用する横型素
子に較べて単位面積当りの有効面積が１桁以上（溝の
幅，ピッチがそれぞれ２μｍ、深さ１５μｍ程度とした
場合）向上する。また、ｎ型シリコン層３の不純物濃度
を従来より高くしても従来と同程度の耐圧を確保するこ
とができる。これにより、素子のオン抵抗の低減すなわ
ちオン電圧の低下が図られる。
ン層３の不純物濃度を従来と同じとすれば、カソード領
域とアノード領域間の距離を従来より小さくしても、従
来と同程度の耐圧が確保できる。これにより、面積効率
が高いものとなる。またカソード領域とアノード領域間
の距離を従来と同じとすれば、ストライプ状溝の深さを
深くすることによってｎ型シリコン層３の主電流の有効
面積をシリコン基板の深さ方向に大きくとることができ
るので、従来のシリコン基板表面のみを使用する横型素
子に較べて単位面積当りの有効面積が１桁以上（溝の
幅，ピッチがそれぞれ２μｍ、深さ１５μｍ程度とした
場合）向上する。また、ｎ型シリコン層３の不純物濃度
を従来より高くしても従来と同程度の耐圧を確保するこ
とができる。これにより、素子のオン抵抗の低減すなわ
ちオン電圧の低下が図られる。
【００２１】図７〜図９は、上記実施例のＭＣＴを僅か
に変形した実施例を図１〜図３に対応させて示したもの
である。この実施例では、カソード電極１１はｐ型ベー
ス層８にはコンタクトせず、ｎ+ 型エミッタ層９および
ｐ+ 型ドレイン層１０にのみコンタクトするように形成
されている。この実施例のＭＣＴでは、ターンオフ時の
正孔電流排出がＭＯＳチャネルを通してのみ行われる
が、先の実施例と同様の効果が得られる。
に変形した実施例を図１〜図３に対応させて示したもの
である。この実施例では、カソード電極１１はｐ型ベー
ス層８にはコンタクトせず、ｎ+ 型エミッタ層９および
ｐ+ 型ドレイン層１０にのみコンタクトするように形成
されている。この実施例のＭＣＴでは、ターンオフ時の
正孔電流排出がＭＯＳチャネルを通してのみ行われる
が、先の実施例と同様の効果が得られる。
【００２２】図１０〜図１２は、本発明を横型ダイオー
ドに適用した実施例の単位セル構造を、図１〜図３に対
応させて示したものである。この実施例でも先の実施例
と同様のウェハ構造を用いている。ｎ型シリコン層（ｎ
型ベース層）３には、ｎ+ 型エミッタ層９がｎ+ 型層４
に達する深さをもって形成され、これから所定距離をお
いてｐ+ 型エミッタ層１３が浅く形成されている。ｎ+
型エミッタ層９からｐ+ 型エミッタ層１３に達する複数
本のストライプ状溝５が形成されて、これに酸化膜６を
介して高抵抗体層７が埋込み形成されること、およびｎ
型シリコン層３上に酸化膜１７を介して高抵抗体膜１８
が形成されることは、先の実施例と同じである。この実
施例によっても優れた高耐圧特性の横型ダイオードが得
られる。
ドに適用した実施例の単位セル構造を、図１〜図３に対
応させて示したものである。この実施例でも先の実施例
と同様のウェハ構造を用いている。ｎ型シリコン層（ｎ
型ベース層）３には、ｎ+ 型エミッタ層９がｎ+ 型層４
に達する深さをもって形成され、これから所定距離をお
いてｐ+ 型エミッタ層１３が浅く形成されている。ｎ+
型エミッタ層９からｐ+ 型エミッタ層１３に達する複数
本のストライプ状溝５が形成されて、これに酸化膜６を
介して高抵抗体層７が埋込み形成されること、およびｎ
型シリコン層３上に酸化膜１７を介して高抵抗体膜１８
が形成されることは、先の実施例と同じである。この実
施例によっても優れた高耐圧特性の横型ダイオードが得
られる。
【００２３】図１３〜図１６は、図１〜図４の実施例の
ＭＣＴを変形した実施例のＭＣＴである。図１３が図１
に対応する単位セルのレイアウトであり、図１４，図１
５および図１６はそれぞれ図１１のＡ―Ａ′，Ｂ−Ｂ′
およびＣ−Ｃ′断面である。この実施例においては、ゲ
ート電極１６が、ウェハ表面をストライプ状溝５を横切
って走る表面ゲート部１６1 と、これと連続してストラ
イプ状溝７の側面部に埋め込まれた埋込みゲート部１６
2 とにより構成されている。その他は先の実施例と同様
である。
ＭＣＴを変形した実施例のＭＣＴである。図１３が図１
に対応する単位セルのレイアウトであり、図１４，図１
５および図１６はそれぞれ図１１のＡ―Ａ′，Ｂ−Ｂ′
およびＣ−Ｃ′断面である。この実施例においては、ゲ
ート電極１６が、ウェハ表面をストライプ状溝５を横切
って走る表面ゲート部１６1 と、これと連続してストラ
イプ状溝７の側面部に埋め込まれた埋込みゲート部１６
2 とにより構成されている。その他は先の実施例と同様
である。
【００２４】この実施例によると、ゲート電極１６によ
り制御されるＭＯＳチャネルがストライプ状に分割され
たシリコン層の上面および両側面に形成され、したがっ
て大きいチャネル幅が得られる。すなわちこの実施例に
よれば、先の実施例と同様に電流の流れる方向について
の面積効率が向上すると同時に、溝側面をもチャネルと
して利用することで電流の流れる方向と直交する方向に
ついても面積効率が向上する。
り制御されるＭＯＳチャネルがストライプ状に分割され
たシリコン層の上面および両側面に形成され、したがっ
て大きいチャネル幅が得られる。すなわちこの実施例に
よれば、先の実施例と同様に電流の流れる方向について
の面積効率が向上すると同時に、溝側面をもチャネルと
して利用することで電流の流れる方向と直交する方向に
ついても面積効率が向上する。
【００２５】図１７〜図２０は、本発明を別の横型ＭＣ
Ｔに適用した実施例の単位セル構造を、図１３〜図１６
に対応させて示している。この実施例によっても、先の
実施例と同様の効果が得られる。
Ｔに適用した実施例の単位セル構造を、図１３〜図１６
に対応させて示している。この実施例によっても、先の
実施例と同様の効果が得られる。
【００２６】図２１〜図２３は、図１０〜図１２に示す
横型ダイオードを変形した実施例の横型ダイオードであ
る。この実施例では、ストライプ状溝５に高抵抗体膜７
が埋込み形成されているのみならず、これと連続してｎ
型シリコン層３の底部にも高抵抗体膜２０が埋込み形成
されている。底部高抵抗体膜２０とｎ型シリコン層３の
間にもシリコン酸化膜２１が形成されている。カソード
電極１１およびアノード電極１４は、それぞれ上部高抵
抗体膜１８の端部に接続されると同時に、底部高抵抗体
膜２０の端部にも接続されている。なお、底部高抵抗体
膜２０を埋込むことにより、図１０〜図１２の実施例で
の+ 型層４は省かれている。
横型ダイオードを変形した実施例の横型ダイオードであ
る。この実施例では、ストライプ状溝５に高抵抗体膜７
が埋込み形成されているのみならず、これと連続してｎ
型シリコン層３の底部にも高抵抗体膜２０が埋込み形成
されている。底部高抵抗体膜２０とｎ型シリコン層３の
間にもシリコン酸化膜２１が形成されている。カソード
電極１１およびアノード電極１４は、それぞれ上部高抵
抗体膜１８の端部に接続されると同時に、底部高抵抗体
膜２０の端部にも接続されている。なお、底部高抵抗体
膜２０を埋込むことにより、図１０〜図１２の実施例で
の+ 型層４は省かれている。
【００２７】この実施例によると、カソード・アノード
間でストライプ状に分割された各ｎ型シリコン層３はそ
の全周面が高抵抗体膜で覆われた状態となり、電圧印加
時の電界分布の均一性は一層優れたものとなる。
間でストライプ状に分割された各ｎ型シリコン層３はそ
の全周面が高抵抗体膜で覆われた状態となり、電圧印加
時の電界分布の均一性は一層優れたものとなる。
【００２８】本発明は上記実施例に限られるものではな
い。例えば実施例では、ストライプ状溝にＳＩＰＯＳ等
の高抵抗体層を埋込み形成したが、表面電界の集中を緩
和できる他の物質を埋め込んでも同様の効果が得られ
る。またストライプ状溝に埋め込む高抵抗体膜の抵抗率
がある程度以上高い場合には、ストライプ状溝の内面に
酸化膜等を設けることなく、高抵抗体層を埋め込んでも
よい。
い。例えば実施例では、ストライプ状溝にＳＩＰＯＳ等
の高抵抗体層を埋込み形成したが、表面電界の集中を緩
和できる他の物質を埋め込んでも同様の効果が得られ
る。またストライプ状溝に埋め込む高抵抗体膜の抵抗率
がある程度以上高い場合には、ストライプ状溝の内面に
酸化膜等を設けることなく、高抵抗体層を埋め込んでも
よい。
【００２９】
【発明の効果】以上述べたように本発明によれば、電流
方向に走るストライプ状溝に埋め込んだ高抵抗体層の電
界均一化の効果によって、素子耐圧とオン電圧の高いト
レードオフを実現した横型の電力用半導体素子を得るこ
とができる。
方向に走るストライプ状溝に埋め込んだ高抵抗体層の電
界均一化の効果によって、素子耐圧とオン電圧の高いト
レードオフを実現した横型の電力用半導体素子を得るこ
とができる。
【図１】本発明の一実施例に係る横型ＭＣＴの単位セル
を示す平面図。
を示す平面図。
【図２】図１のＡ―Ａ′断面図。
【図３】図１のＢ−Ｂ′断面図。
【図４】同実施例の横型ＭＣＴの斜視図。
【図５】他の実施例の横型ＭＣＴの単位セルを示す斜視
図。
図。
【図６】さらに別の実施例の横型ＭＣＴの単位セルを示
す斜視図。
す斜視図。
【図７】他の実施例の横型ＭＣＴの単位セルを示す平面
図。
図。
【図８】図７のＡ―Ａ′断面図。
【図９】図７のＢ−Ｂ′断面図。
【図１０】本発明を横型ダイオードに適用した実施例の
単位セルの平面図。
単位セルの平面図。
【図１１】図１０のＡ―Ａ′断面図。
【図１２】図１０のＢ−Ｂ′断面図。
【図１３】本発明の他の実施例の横型ＭＣＴの単位セル
を示す平面図。
を示す平面図。
【図１４】図１３のＡ―Ａ′断面図。
【図１５】図１３のＢ−Ｂ′断面図。
【図１６】図１３のＣ−Ｃ′断面図。
【図１７】本発明の横型ＩＧＢＴに適用した実施例の単
位セルを示す平面図。
位セルを示す平面図。
【図１８】図１７のＡ―Ａ′断面図。
【図１９】図１７のＢ−Ｂ′断面図。
【図２０】図１７のＣ−Ｃ′断面図。
【図２１】本発明の他の実施例の横型ダイオードの単位
セルを示す平面図。
セルを示す平面図。
【図２２】図２１のＡ―Ａ′断面図。
【図２３】図２１のＢ−Ｂ′断面図。
【図２４】従来の横型ＩＧＢＴを示す平面図。
【図２５】図２４のＡ―Ａ′断面図。
１…シリコン基板、 ２…シリコン酸化膜、 ３…ｎ型シリコン層（高抵抗ｎベース層）、 ４…ｎ+ 型層、 ５…ストライプ状溝、 ６…シリコン酸化膜、 ７…高抵抗体層、 ８…ｐ型ベース層、 ９…ｎ+ 型エミッタ層、 １０…ｐ+ 型ドレイン層、 １１…カソード電極、 １２…ｎ型バッファ層、 １３…ｐ+ 型エミッタ層、 １４…アノード電極、 １５…ゲート絶縁膜、 １６…ゲート電極。
Claims (1)
- 【請求項１】半導体基板と、 この半導体基板上に形成された高抵抗半導体層と、 この高抵抗半導体層表面に所定距離をおいて対向するよ
うに形成された第１の主電極領域および第２の主電極領
域と、 前記高抵抗半導体層の前記第１の主電極領域から第２の
主電極領域に達する範囲に渡って形成された複数本のス
トライプ状溝と、 これらストライプ状溝に埋込み形成された高抵抗体層と
を有することを特徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06019292A JP3171911B2 (ja) | 1992-03-17 | 1992-03-17 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06019292A JP3171911B2 (ja) | 1992-03-17 | 1992-03-17 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267649A true JPH05267649A (ja) | 1993-10-15 |
| JP3171911B2 JP3171911B2 (ja) | 2001-06-04 |
Family
ID=13135053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06019292A Expired - Fee Related JP3171911B2 (ja) | 1992-03-17 | 1992-03-17 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171911B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049113A (ja) * | 2005-07-15 | 2007-02-22 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| CN112309954A (zh) * | 2019-07-29 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101817426B1 (ko) * | 2016-05-23 | 2018-01-11 | 조익형 | 실험 교육용 지진 실험판 |
-
1992
- 1992-03-17 JP JP06019292A patent/JP3171911B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP4696964B2 (ja) * | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3171911B2 (ja) | 2001-06-04 |
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