JP2004349615A - 半導体装置 - Google Patents
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Abstract
【解決手段】IGBT領域20は、p+型のコレクタ領域30aと、n−型のドリフト領域34aと、p型のボディ領域36aと、n+型のエミッタ領域46を有する。サイリスタ領域22は、p+型の第1領域30bと、n型の第2領域32b、34bと、p−型の第3領域36bと、n+型の第4領域38を有する。ゲート電極24は、トレンチ23内にゲート絶縁膜26を介して配置された領域を有する。ボディ領域36aは、ドリフト領域34aとエミッタ領域46を繋ぐ位置にあるとともにゲート電極24の側面にゲート絶縁膜26を介して隣合う位置にある第1チャネル用領域CH1と、エミッタ領域46と第4領域38を繋ぐ位置にあるとともにゲート電極24の側面にゲート絶縁膜26を介して隣合う位置にある第2チャネル用領域を有する。
【選択図】 図1
Description
【発明の属する技術分野】本発明は、半導体装置に関する。特にトレンチ内に形成されたゲート電極(トレンチゲート電極)を備え、IGBT動作とサイリスタ動作を行う半導体装置に好適な技術に関する。本明細書では、IGBTとは、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor)のことを意味する。
【0002】
【従来の技術】半導体装置として、IGBTや、サイリスタが知られている。また、1つの半導体装置でIGBT動作とサイリスタ動作を行うものが知られている。この半導体装置では、初期段階ではIGBT動作を行い、途中からIGBT動作に加えてサイリスタ動作が行われる。この半導体装置によると、通常のIGBTに比べて、オン電圧を低くし易い等の利点がある。
【0003】
このような半導体装置では、半導体領域の頂面上にゲート絶縁膜を介して配置されたプレーナ状の2つのゲート電極を備え、一方のゲート電極を利用してIGBT動作を行わせるとともに、他方のゲート電極を利用してサイリスタ動作を行わせるものがあった。また、プレーナ状の1つのゲート電極を利用してIGBT動作とサイリスタ動作を行わせるものがあった。
【0004】
さらに、特許文献1には、トレンチ内にゲート絶縁膜を介して配置された1つのトレンチゲート電極を利用して、IGBT動作とサイリスタ動作を行わせようとする半導体装置が記載されている。トレンチゲート電極を備えた半導体装置は、プレーナ状のゲート電極を備えた半導体装置に比べて、オン電圧を低くし易い等の利点がある。
【0005】
【特許文献1】
特開2000−311998号公報(その公報の図2参照)
【0006】
特許文献1に記載の半導体装置は、IGBT領域とサイリスタ領域を備え、これらの間にトレンチゲート電極が形成されている。この半導体装置では、トレンチゲート電極の底面に絶縁膜を介して隣合う領域に、p型ドープ領域が形成されている。トレンチゲート電極に電圧を印加すると、p型ドープ領域が反転し、n型チャネルが形成され得る。この半導体装置では、トレンチゲート電極に電圧を印加することで、IGBT領域のn+型エミッタ領域から、n型チャネル(p型ドープ領域)を経由して、サイリスタ領域のn+型領域に電子を供給し、サイリスタ動作を行わせようとしている。
【0007】
【発明が解決しようとする課題】しかしながら、特許文献1の半導体装置の構造では、サイリスタ動作を行わせることが実際上困難であった。この半導体装置でIGBT動作を行わせるには、コレクタ領域を高電位にする必要がある。コレクタ領域を高電位とすると、上記したp型ドープ領域と、その周りのn−型ドリフト領域とのpn接合部には、逆バイアス電圧が印加される。これにより、そのpn接合部からp型ドープ領域に空乏層が広がり、p型ドープ領域が空乏化される。この結果、IGBT領域のn+型エミッタ領域から供給される電子は、前記p型ドープ領域ではなく、コレクタ領域へ流れてしまう。このため、IGBT領域のn+型エミッタ領域から、p型ドープ領域を経由して、サイリスタ領域のn+型領域に電子を供給することが困難であった。従って、オン電圧をさらに低くすることが困難であった。
【0008】
この場合、p型ドープ領域の不純物濃度を高くしてp型ドープ領域に空乏層が伸びにくくするという方策も考えられる。しかし、特許文献1の構造では、不純物濃度を相当程度高くしてもp型ドープ領域には空乏層が伸びてしまう。仮にp型ドープ領域に伸びる空乏層を満足できる程度に少なくできたとしても、今度はp型ドープ領域の不純物濃度が高くなり過ぎてしまう。p型ドープ領域の不純物濃度が高くなり過ぎると、ゲート電極に電圧を印加してもp型ドープ領域が反転せず、チャネルが形成されなくなってしまう。
【0009】
本発明は、半導体装置のオン電圧を低くすることを目的とする。
【0010】
【課題を解決するための手段及び作用と効果】本発明の1つの態様の半導体装置は、半導体領域と、ゲート電極を備えている。半導体領域は、IGBT領域と、サイリスタ領域を有する。前記IGBT領域は、第1導電型のコレクタ領域と、第2導電型のドリフト領域と、前記ドリフト領域に接する第1導電型のボディ領域と、前記ボディ領域に接する第2導電型のエミッタ領域を有する。前記サイリスタ領域は、第1導電型の第1領域と、前記第1領域に接する第2導電型の第2領域と、前記第2領域に接する第1導電型の第3領域と、前記第3領域に接する第2導電型の第4領域を有する。前記コレクタ領域と前記第1領域は、前記半導体領域の一方の面側に位置する。前記エミッタ領域と前記第4領域は、前記半導体領域の他方の面側に位置する。前記ゲート電極は、前記半導体領域の前記他方の面側から前記一方の面側に向けて形成されたトレンチ内にゲート絶縁膜を介して配置された領域を有する。前記ボディ領域は、第1チャネル用領域と、第2チャネル用領域を有する。前記第1チャネル用領域は、前記ドリフト領域と前記エミッタ領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある。前記第2チャネル用領域は、前記エミッタ領域と前記第4領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある。
【0011】
本態様の半導体装置では、ボディ領域は、IGBT領域を動作させるための第1チャネル用領域に加えて、サイリスタ領域を動作させるための第2チャネル用領域を有する。第2チャネル用領域は、エミッタ領域と第4領域を繋ぐ位置にあるとともにゲート電極の側面にゲート絶縁膜を介して隣合う位置にある。よって、ゲート電極に電圧を印加すると、第2チャネル用領域が反転し、第2導電型のチャネルが形成される。このため、エミッタ領域と第4領域に電位差を設けることで、エミッタ領域から、前記チャネルを経由して、第4領域にキャリアを供給することができる。
本態様において、第2チャネル用領域は、ボディ領域のうち、ゲート電極の側面にゲート絶縁膜を介して隣合う位置にある。この構成によると、ボディ領域の不純物濃度を高くし過ぎなくても、ボディ領域とドリフト領域の接合部から伸びる空乏層によって第2チャネル用領域が空乏化しないようすることができる。この結果、第2チャネル用領域に形成されたチャネルを経由して、サイリスタ領域の第4領域にキャリアを供給して、サイリスタ動作をさせることができる。
従って、本態様によると、半導体装置のオン電圧を低くすることができる。
【0012】
本態様では、ボディ領域の不純物濃度は高くし過ぎなくてもよいが、少なくともドリフト領域の不純物濃度よりは高くする必要がある。具体的には、前記ボディ領域の不純物濃度は、前記ドリフト領域の不純物濃度の10倍以上(より好ましくは103倍以上)であることが好ましい。あるいは、前記ボディ領域の不純物濃度は、1×1015cm−3以上(より好ましくは1×1017cm−3以上)であることが好ましい。これらの場合、ボディ領域とドリフト領域の接合部から伸びる空乏層によって第2チャネル用領域が空乏化しにくい。
一方、前記ボディ領域のうちボディコンタクト領域を除いた領域の不純物濃度は、前記ドリフト領域の不純物濃度の104倍以下であることが好ましい。あるいは、前記ボディ領域のうちボディコンタクト領域を除いた領域の不純物濃度は、1×1018cm−3以下であることが好ましい。これらの場合、ゲート電極に電圧を印加した場合に、第1チャネル用領域と第2チャネル用領域を反転させてチャネルを形成させ易い。
【0013】
前記ボディ領域のうち前記エミッタ領域と前記第4領域を繋ぐ領域の少なくとも一部の上に、絶縁膜を介して配置された導体層をさらに備えていることが好ましい。
本態様によると、ボディ領域のうち導体層に絶縁膜を介して隣合う領域にもサイリスタ領域にキャリアを供給するためのチャネルを形成できる。よって、半導体装置のオン電圧をより低くすることができる。
【0014】
前記IGBT領域の前記ボディ領域及び前記エミッタ領域と、前記サイリスタ領域の前記第3領域及び前記第4領域の間に前記ゲート電極が配置されており、前記第2チャネル用領域は、前記ゲート電極の幅方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にあることが好ましい。
本態様によると、IGBT領域のボディ領域及びエミッタ領域と、サイリスタ領域の第3領域及び第4領域の間がゲート電極によって隔てられているので、第3領域内にキャリアを蓄積させ易い。よって、サイリスタ領域をオンさせ易い。このため、オン電圧をより低下させ易い。
【0015】
前記ゲート電極は、奥行方向に断続的に形成されており、前記導体層は、断続的に形成された前記ゲート電極同士を繋いでいることが好ましい。
本態様によると、断続的に形成されたゲート電極に共通的に電圧を印加できるので、装置構成を簡単化できる。即ち、本態様のような導体層を形成することで、オン電圧をより低くすることができると共に、装置構成を簡単化できる。
【0016】
前記IGBT領域と前記サイリスタ領域は、前記ゲート電極の奥行方向に伸びる側面に沿って順に配置されており、前記第2チャネル用領域は、前記ゲート電極の前記奥行方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にあることが好ましい。
本態様によると、半導体装置の製造工程を比較的簡単化し易い。
【0017】
前記コレクタ領域と前記第1領域、及び/又は前記ドリフト領域と前記第2領域、及び/又は前記ボディ領域と前記第3領域は、一体化されていることが好ましい。
本態様によると、半導体装置の製造工程を簡単化できる。
【0018】
前記第3領域の厚さは、前記ボディ領域の厚さよりも薄いことが好ましい。
本態様によると、第3領域内にキャリアを充満させ易くすることができるので、サイリスタ領域をオンさせ易い。よって、オン電圧をより低下させ易い。
【0019】
IGBT領域とサイリスタ領域へのキャリア供給用電極が、前記エミッタ領域には接しており、前記第4領域には接していないことが好ましい。
第4領域にキャリア供給用電極が接している構造の場合、ターンオフ動作中にもその電極からサイリスタ領域内にキャリアが供給されてしまい、ターンオフしにくくなる恐れがある。これに対し、本態様では、第4領域にはキャリア供給用電極が接しておらず、サイリスタ領域には、エミッタ領域に接するキャリア供給用電極からキャリアが供給される。よって、ターンオフしにくくなることを防止できる。このため、ターンオフ時間を短くすることができる。
【0020】
【発明の実施の形態】
(第1実施例) 図1は、第1実施例の半導体装置の斜視図を示す。図2は、図1のII−II線における断面図を示す。図3は、図1のIII−III線における断面図を示す。なお、図1の手前側の半分の領域と奥側の半分の領域がこの半導体装置の単位セルである。即ち、図1には、2つの単位セルが示されている
図1に示すように、この半導体装置は、シリコンからなる半導体領域18を備えている。半導体領域18は、IGBT領域20とサイリスタ領域22を有する。IGBT領域20は、p+型のコレクタ領域30aと、これに接するn+型のバッファ領域32aと、これに接するn−型のドリフト領域34aと、これに接するp型のボディ領域36aと、これに接するn+型のエミッタ領域46を有する。p型のボディ領域36aは、低不純物濃度のp−型領域36xと、高不純物濃度のp+型領域(ボディコンタクト領域)36yと、低不純物濃度のp−型領域36z(図2と図3参照)によって構成されている。コレクタ領域30aの底面には、コレクタ電極28aが接している。エミッタ領域46とボディ領域36の頂面には、エミッタ電極42が接している。エミッタ電極42は、エミッタ領域46の頂面の全てに接しているが、ボディ領域36a(36y)についてはその頂面の一部のみに接している。なお、図示の明瞭化のため、エミッタ電極42は一点鎖線で示している。
【0021】
サイリスタ領域22は、p+型の第1領域30bと、これに接するn型の第2領域32b、34bと、これに接するp−型の第3領域36bと、これに接するn+型の第4領域38を有する。サイリスタ領域22は、これらの領域によってpnpn構造となっている。第1領域30bの底面には、アノード電極28bが接している。第2領域は、高不純物濃度のn+型領域32bと、低不純物濃度のn−型領域34bによって構成されている。第3領域36bと第4領域38は、キャリア蓄積領域ともいえる。第4領域38には、キャリア供給用電極が接していない。
【0022】
コレクタ電極28aとアノード電極28bは、底面側電極28として一体的に形成されている。コレクタ領域30aと第1領域30bは、p+型領域30として一体的に形成されている。また、バッファ領域32aと第2領域の一部32bは、n+型領域32として一体的に形成されている。ドリフト領域34aと第2領域の一部34bは、n−型領域34として一体的に形成されている。ボディ領域36aと第3領域36bは、p型領域36として一体的に形成されている。p+型領域36yは、p−型領域36xにp型不純物をイオン注入することで形成したものである。
【0023】
別の表現をすると、半導体領域18は、p+型領域30と、p+型領域30上に形成されたn+型領域32と、n+型領域32上に形成されたn−型領域34を有する。半導体領域18はさらに、n−型領域34上に形成されたp型領域36と、p型領域36上に形成されたn+型領域46、38を有する。
【0024】
p+型領域30の不純物濃度は、約5×1017〜約5×1019cm−3である。
n+型領域32の不純物濃度は、約1×1016〜約1×1018cm−3である。
n−型領域34の不純物濃度は、約1×1013〜約2×1014cm−3である。
p−型領域36x、36z、36bの不純物濃度は、約1×1016〜約2×1017cm−3である。
p+型領域36yの不純物濃度は、約5×1017〜約1×1019cm−3である。
n+型領域46の不純物濃度は、約5×1018〜約1×1020cm−3である。
n+型領域38の不純物濃度は、約5×1017〜約1×1020cm−3である。
【0025】
p+型領域30(コレクタ領域30aと第1領域30b)は、半導体領域18の底面側に位置している。エミッタ領域46と第4領域38は、半導体領域18の頂面側に位置している。第3領域36bの厚さは、ボディ領域36aの厚さよりも薄く、ボディ領域36aの厚さの半分程度となっている。
【0026】
半導体領域18には、その頂面側から底面側に向けて、トレンチ23が形成されている。トレンチ23の底面は、n−型領域34の上部まで達している。トレンチ23は、図2や図3によく示されるように、奥行方向に断続的に形成されている。トレンチ23は、奥行方向に分割されているともいえる。断続的に形成された各トレンチ23内には、ゲート絶縁膜26を介してトレンチゲート電極24が配置されている。各トレンチゲート電極24(図2と図3では、手前側のゲート電極24Aと奥側のゲート電極24B)は、導体層40によって繋がれている。これにより、各トレンチゲート電極24は、電気的に接続されている。トレンチゲート電極24と導体層40は、一体的に形成することが好ましい。トレンチゲート電極24と導体層40は、アルミニウム等の金属材料や、ポリシリコンによって形成するとよい。図1に示すように、トレンチゲート電極24は、IGBT領域20とサイリスタ領域22の間に配置されている。
【0027】
図2と図3に示すように、断続的に形成されたトレンチゲート電極24の間には、ボディ領域36aの一部として、p−型領域36zが形成されている。p−型領域36z上には、絶縁膜27を介して上記した導体層40が形成されている。
【0028】
図1に示すように、p−型領域36x(ボディ領域36a)は、第1チャネル用領域CH1を有する。第1チャネル領域CH1は、n型のエミッタ領域46とn型のドリフト領域34aを繋ぐ位置にあるとともに、トレンチゲート電極24の側面(図1では右側面)にゲート絶縁膜26を介して隣合う位置にある。ゲート電極24、ゲート絶縁膜26、第1チャネル領域CH1によってMOS(Metal Oxide Semiconductor)構造が形成されている。さらにエミッタ領域46とドリフト領域34aを合わせてMOSFET構造が形成されている。
【0029】
図3に示すように、p型のボディ領域36aは、第2チャネル用領域CH2を有する。第2チャネル領域CH2は、n型のエミッタ領域46とn型の第4領域38を繋ぐ位置にあるとともに、トレンチゲート電極24の側面(図3の手前側のゲート電極24Aでは右側面と後側面)にゲート絶縁膜26を介して隣合う位置にある。ゲート電極24A、ゲート絶縁膜26、第2チャネル領域CH2によってMOS構造が形成されている。さらにエミッタ領域46と第4領域38を合わせてMOSFET構造が形成されている。
【0030】
図2に示すように、p−型領域36z(ボディ領域36a)は、第3チャネル用領域CH3を有する。第3チャネル用領域CH3は、n型のエミッタ領域46とn型の第4領域38を繋ぐ位置にあるとともに、導体層40に絶縁膜27を介して隣合う位置にある。導体層40、絶縁膜27、第3チャネル用領域CH3によってMOS構造が形成されている。さらにエミッタ領域46と第4領域38を合わせてMOSFET構造が形成されている。
【0031】
次に、第1実施例の半導体装置の動作について説明する。まず、オン動作について説明する。図1に示すように、底面側電極28に正電圧を印加し、エミッタ電極42を接地した状態で、トレンチゲート電極24に正電圧を印加する。トレンチゲート電極24には、導体層40を通じて電圧を印加する。なお、第4領域38には、電圧が直接的に印加されておらず、フローティング電位の状態となっている。第4領域38は、フローティングエミッタとして機能する。
【0032】
上記のように電圧を印加すると、第1チャネル用領域CH1が反転して、n型チャネルが形成される。この結果、エミッタ電極42から電子が供給され、その電子は、図1の矢印K1に示すように、n+型エミッタ領域46から、n型チャネル(第1チャネル用領域CH1)を経由して、n−型ドリフト領域34aに流れ込む。一方、底面側電極28(コレクタ電極28a)に印加された正電圧の作用によって、底面側電極28から正孔が供給され、その正孔は、図1の矢印K2に示すように、コレクタ領域30aとバッファ領域32aを経由して、ドリフト領域34aに流れ込む。
【0033】
この結果、ドリフト領域34aに流れ込んだ電子と正孔によってドリフト領域34aでいわゆる伝導度変調が生じ、低抵抗化される。このようにして、IGBT領域20でIGBT動作が行われる。このように、この半導体装置は、トレンチゲート電極24に正電圧を印加した初期の状態では、IGBT動作を行う。この状態での半導体装置の電圧−電流特性は、図4のグラフのAに示すようになる。なお、図4の横軸の電圧は底面側電極28に印加する電圧であり、縦軸の電流は底面側電極28を流れる電流である。
【0034】
上記した正孔の中には、オン動作の間に、p型ボディ領域36aを経由して、エミッタ電極46に流出してしまうものもある。しかし、低いオン電圧を実現するためには、オン動作の間は、エミッタ電極46に流出する正孔の量を少なくし、正孔をドリフト領域34a内にできるだけ多く蓄積させることが望ましい。
【0035】
本実施例では、エミッタ電極42とp型ボディ領域36aの接触面積を小さくして、エミッタ電極42がp型ボディ領域36a(36y)の頂面の一部としか接触しない構成としている。この構成によれば、オン動作の間、正孔をエミッタ電極46に流出させにくくすることができ、ドリフト領域34a内に蓄積される正孔の量を多くすることができる。但し、エミッタ電極42とp型ボディ領域36aの接触面積を小さくし過ぎると、ターンオフ動作の際には、正孔が流出しにくいことが逆にデメリットとなって、ターンオフ時間が増加してしまう。よって、エミッタ電極42の大きさは、このようなオン電圧とターンオフ時間のトレードオフを考慮して設定することが好ましい。
【0036】
また、上記のように、トレンチゲート電極24に正電圧が印加されると、第2チャネル用領域CH2と第3チャネル用領域CH3にもn型チャネルが形成される。また、エミッタ電極42は接地され、第4領域38はフローティング電位の状態となっている。このため、エミッタ領域46に比べて第4領域38の方が基本的には高電位となる。
【0037】
この結果、上記のようにIGBT動作が行われている状態では、エミッタ電極42から供給される電子は、先に述べた第2チャネル用領域CH2を含むMOSFET構造によって、図1〜図3の矢印K3(K3の一部は図1にも記載)に示すように、n+型のエミッタ領域46から、n型チャネル(第2チャネル用領域CH2)を経由して、n+型の第4領域38に流れ込む。また、エミッタ電極42から供給される電子は、先に述べた第3チャネル用領域CH3を含むMOSFET構造によって、図2の矢印K4に示すように、n+型のエミッタ領域46から、n型チャネル(第3チャネル用領域CH3)を経由して、n+型の第4領域38に流れ込む。なお、図2に示す記号K3、K4は、紙面手前から奥側に向かう矢印を示すものとする。
以上のようにして第4領域38に流れ込んだ電子は、第3領域36bと第4領域38のpn接合部の障壁によって第4領域38に蓄積される。このように、第4領域38は、電子の蓄積領域として機能する。
【0038】
また、上記のようにIGBT動作が行われている状態では、底面側電極28から供給される正孔は、図1の矢印K5に示すように、第1領域30bから、第2領域32b、34bを経由して、第3領域36bにも流れ込む。流れ込んだ正孔は、第3領域36bに蓄積される。このように第3領域36bは、正孔の蓄積領域として機能する。第3領域36bは、トレンチゲート電極24によってp−型領域36xとの間が隔離されている。また、これに伴って、第3領域36bは、エミッタ電極42との距離が離れている。さらに、第3領域36bの厚さは、ボディ領域36aの厚さよりも薄い。以上のことから、第3領域36bは、正孔が非常に充満し易い構造となっている。第3領域36bに蓄積された正孔が増加し、先に述べた第4領域38に蓄積された電子が増加すると、第3領域36bと第4領域38のpn接合の障壁が低下する。この結果、サイリスタ領域22がオンする。この半導体装置では、トレンチゲート電極24に正電圧を印加した途中の段階から、IGBT動作に加えて、サイリスタ動作が行われる。この状態での半導体装置の電圧−電流特性は、図4のグラフのBに示すようになる。図4のグラフのBの状態は、Aの状態に比べて傾きが急になっており、オン抵抗(オン電圧)が低下していることを示す。
【0039】
次に、ターンオフ動作について説明する。トレンチゲート電極24に印加する電圧を0V又は負電圧に設定すると、各チャネル用領域CH1、CH2、CH3に形成されていたn型チャネルが消滅する。この結果、エミッタ電極42からドリフト領域34aへの電子の供給が停止する。また、エミッタ電極42から第4領域38への電子の供給が停止する。また、底面側電極28から供給されて、n−型領域34に蓄積された正孔は、p型領域36を経由して、エミッタ電極42へ流出する。以上の動作によって、IGBT領域20とサイリスタ領域22がオフする。
【0040】
第4領域38に仮に電極が接していると、この電極に正孔が流れ込むことに連動して、ターンオフ動作の際にも、この電極から電子が供給されてしまう。このため、ターンオフしにくくなる。言い換えると、ターンオフ時間が長くなる。これに対し、本実施例のように、第4領域38に電極が接していない構造によると、電極が接している構造に比べて、ターンオフさせ易い。言い換えると、ターンオフ時間を短くできる。
【0041】
この半導体装置は、IGBT動作を主としてサイリスタ動作を従とするデバイスにすることもできるし、IGBT動作を従としてサイリスタ動作を主とするデバイス(IGBTトリガ型サイリスタ)にすることもできる。具体的には、例えばIBGT領域20の幅を広くすると、IGBT動作を主とするデバイスにし易い。逆に、例えばサイリスタ領域22の幅を広くすると、サイリスタ動作を主とするデバイスにし易い。
【0042】
なお、図3に示す図1のIII−III線における断面形状は、種々の構成を取り得る。例えば、図5に示すように、第1実施例に比べて、n+型のエミッタ領域46の幅が狭く、また、奥行が広い構成であり、このエミッタ領域46の周囲がp型ボディ領域36aで覆われた構成であってもよい。また、図6に示すように、n+型のエミッタ領域46が奥行方向に連続して形成されていてもよい。図5や図6に示す構成によっても、先に述べたMOSFET構造を形成できる。
【0043】
(第2実施例) 図7は、第2実施例の半導体装置の斜視図を示す。図8は、図7のVIII−VIII線における断面図を示す。第2実施例の構成については、第1実施例と異なる構成を中心に説明する。
第2実施例では、図7に示す左側のトレンチゲート電極80の右側面(奥行方向に伸びる側面)に沿って、図8に示すように半導体領域68にIGBT領域92とサイリスタ領域94が順に配置されている。この半導体装置では、IGBT領域92は、p+型のコレクタ領域72aと、n+型のバッファ領域74aと、n−型のドリフト領域76aと、p型のボディ領域77a(77x、77y、77z)と、n+型のエミッタ領域84を有する。コレクタ領域72aは、コレクタ電極70aに接している。エミッタ領域84とp+型ボディ領域77yは、エミッタ電極86に接している(図7参照)。図8に示すように、サイリスタ領域94は、p+型の第1領域72bと、n型の第2領域74b、76bと、p−型の第3領域77bと、n+型の第4領域90を有する。第1領域72bは、アノード電極70bに接している。なお、上記した各領域の不純物濃度は、第1実施例の場合と同様に設定すればよい。
【0044】
図7に示すように、p−型領域77x(ボディ領域77a)は、第1チャネル用領域CH1を有する。第1チャネル用領域CH1は、n型のエミッタ領域84とn型のドリフト領域76aを繋ぐ位置にあるとともに、トレンチゲート電極80の側面(図7の右側のゲート電極80では左側面)にゲート絶縁膜82を介して隣合う位置にある。
【0045】
図8に示すように、p−型領域77z(ボディ領域77a)は、第2チャネル用領域CH2を有する。第2チャネル用領域CH2は、n型のエミッタ領域84とn型の第4領域90を繋ぐ位置にあるとともに、トレンチゲート電極80の側面(図7の左側のゲート電極80の右側面を参照)にゲート絶縁膜82を介して隣合う位置にある。
【0046】
図8に示すように、p−型領域77z(ボディ領域77a)は、第3チャネル用領域CH3を有する。第3チャネル用領域CH3は、n型のエミッタ領域84とn型の第4領域90を繋ぐ位置にあるとともに、導体層88に絶縁膜87を介して隣合う位置にある。なお、図示の明瞭化のため、エミッタ電極86、絶縁膜87、導体層88は一点鎖線で示している。
【0047】
次に、第2実施例の半導体装置の動作について説明する。基本的な動作は第1実施例と概ね同様であるが、第1実施例とは構成が異なるため、第2実施例の構成に応じた動作の説明を一通り行う。第2実施例では、オン動作のみを説明する。図7に示すように、底面側電極70に正電圧を印加し、エミッタ電極86を接地した状態で、トレンチゲート電極80に正電圧を印加する。また、導体層88にも正電圧を印加する。なお、第4領域90は、フローティングエミッタとして機能している。
【0048】
上記のように電圧を印加すると、第1チャネル用領域CH1が反転して、n型チャネルが形成される。この結果、エミッタ電極86から電子が供給され、その電子は、図7と図8の矢印K1に示すように、n+型エミッタ領域84から、n型チャネル(第1チャネル用領域CH1)を経由して、n−型ドリフト領域76aに流れ込む。一方、底面側電極70(コレクタ電極70a)に印加された正電圧の作用によって、底面側電極70から正孔が供給され、その正孔は、図7と図8の矢印K2に示すように、コレクタ領域72aから、バッファ領域74aを経由して、ドリフト領域76aに流れ込む。
【0049】
この結果、ドリフト領域76aに流れ込んだ電子と正孔によってドリフト領域76aでいわゆる伝導度変調が生じ、低抵抗化される。このようにして、IGBT領域92でIGBT動作が行われる。このように、この半導体装置は、トレンチゲート電極80に正電圧を印加した初期の状態では、IGBT動作を行う。
【0050】
また、上記のように、トレンチゲート電極80に正電圧が印加されていると、第2チャネル用領域CH2と第3チャネル用領域CH3にもn型チャネルが形成される。また、エミッタ電極86は接地され、第4領域90はフローティング電位の状態となっている。このため、エミッタ領域84に比べて第4領域90の方が基本的には高電位となる。
【0051】
この結果、上記のようにIGBT動作が行われている状態では、エミッタ電極86から供給される電子は、図8の矢印K3に示すように、n+型のエミッタ領域84から、n型チャネル(第2チャネル用領域CH2)を経由して、n+型の第4領域90に流れ込む。また、エミッタ電極86から供給される電子は、図8の矢印K4に示すように、n+型のエミッタ領域84から、n型チャネル(第3チャネル用領域CH3)を経由して、n+型の第4領域90に流れ込む。
以上のようにして第4領域90に流れ込んだ電子は、第3領域77bと第4領域90のpn接合部の障壁によって第4領域90に蓄積される。
【0052】
また、上記のようにIGBT動作が行われている状態では、底面側電極70から供給される正孔は、図8の矢印K5に示すように、第1領域72bから、第2領域74b、76bを経由して、第3領域77bにも流れ込む。流れ込んだ正孔は、第3領域77bに蓄積される。第3領域77bに蓄積された正孔が増加し、先に述べた第4領域90に蓄積された電子が増加すると、サイリスタ領域94がオンする。この半導体装置では、トレンチゲート電極80に正電圧を印加した途中の段階から、IGBT動作に加えて、サイリスタ動作が行われる。
【0053】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、第1実施例では、p−型領域36z上に薄い絶縁膜27を介して導体層40を形成し、これにより、MOSゲート構造を形成している。しかし、p−型領域36z上に厚いフィールド酸化膜を形成し、その上にトレンチゲート電極24同士を繋ぐ導体層40を形成してもよい。この構造では、導体層40に電圧を印加しても、上記した第3チャネル用領域CH3にn型チャネルを形成するのは難しいと考えられる。しかし、第2チャネル用領域CH2にはチャネルを形成できるので、サイリスタ領域22をオンさせることができる。
【0054】
また、本明細書又は図面に説明した技術要素は、単独で又は各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】第1実施例の半導体装置の斜視図を示す。
【図2】図1のII−II線における断面図を示す。
【図3】図1のIII−III線における断面図を示す。
【図4】第1実施例の半導体装置の電圧−電流特性を示す。
【図5】図1のIII−III線における断面図の他の構成例を示す。
【図6】図1のIII−III線における断面図のさらに他の構成例を示す。
【図7】第2実施例の半導体装置の斜視図を示す。
【図8】図7のVIII−VIII線における断面図を示す。
【符号の説明】
18:半導体領域
20:IGBT領域
22:サイリスタ領域
24:トレンチゲート電極
26:ゲート絶縁膜
28:底面側電極、28a:コレクタ電極、28b:アノード電極
30:p+型領域、30a:コレクタ領域、30b:第1領域
32:n+型領域、32a:バッファ領域、32b:第2領域
34:n−型領域、34a:ドリフト領域、34b:第2領域
36:p型領域、36a:ボディ領域、36b:第3領域、36x:p−型領域、36y:p+型領域、36z:p−型領域
38:第4領域
40:導体層
42:エミッタ電極
46:エミッタ領域
Claims (5)
- IGBT領域及びサイリスタ領域を有する半導体領域と、ゲート電極を備え、
前記IGBT領域は、第1導電型のコレクタ領域と、第2導電型のドリフト領域と、前記ドリフト領域に接する第1導電型のボディ領域と、前記ボディ領域に接する第2導電型のエミッタ領域を有し、
前記サイリスタ領域は、第1導電型の第1領域と、前記第1領域に接する第2導電型の第2領域と、前記第2領域に接する第1導電型の第3領域と、前記第3領域に接する第2導電型の第4領域を有し、
前記コレクタ領域と前記第1領域は、前記半導体領域の一方の面側に位置し、
前記エミッタ領域と前記第4領域は、前記半導体領域の他方の面側に位置し、
前記ゲート電極は、前記半導体領域の前記他方の面側から前記一方の面側に向けて形成されたトレンチ内にゲート絶縁膜を介して配置された領域を有し、
前記ボディ領域は、前記ドリフト領域と前記エミッタ領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある第1チャネル用領域と、前記エミッタ領域と前記第4領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある第2チャネル用領域を有する半導体装置。 - 前記ボディ領域のうち前記エミッタ領域と前記第4領域を繋ぐ領域の少なくとも一部の上に、絶縁膜を介して配置された導体層をさらに備えた請求項1に記載の半導体装置。
- 前記IGBT領域の前記ボディ領域及び前記エミッタ領域と、前記サイリスタ領域の前記第3領域及び前記第4領域の間に前記ゲート電極が配置されており、
前記第2チャネル用領域は、前記ゲート電極の幅方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にある請求項1又は2に記載の半導体装置。 - 前記ゲート電極は、奥行方向に断続的に形成されており、
前記導体層は、断続的に形成された前記ゲート電極同士を繋いでいる請求項2又は3に記載の半導体装置。 - 前記IGBT領域と前記サイリスタ領域は、前記ゲート電極の奥行方向に伸びる側面に沿って順に配置されており、
前記第2チャネル用領域は、前記ゲート電極の前記奥行方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にある請求項1又は2に記載の半導体装置。
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