JPH04260364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04260364A JPH04260364A JP3043017A JP4301791A JPH04260364A JP H04260364 A JPH04260364 A JP H04260364A JP 3043017 A JP3043017 A JP 3043017A JP 4301791 A JP4301791 A JP 4301791A JP H04260364 A JPH04260364 A JP H04260364A
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- Japan
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- gate insulating
- insulating film
- gate
- film
- semiconductor substrate
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に異なる膜
厚のゲート絶縁膜等を形成するための半導体装置のゲー
ト絶縁膜の製造方法に関するものである。
厚のゲート絶縁膜等を形成するための半導体装置のゲー
ト絶縁膜の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置は高集積化の要求を満たすた
めに、設計ルールとして０．５μｍルールが採用されて
いる。０．５μｍルールのＭＯＳデバイスでは信頼性を
確保するために電源電圧を従来の５Ｖよりも低い電圧、
例えば３．３Ｖで使用する必要がある。そこで、電源電
圧が３．３ＶのＭＯＳデバイスと電源電圧が５ＶのＭＯ
Ｓデバイスとの両方を用いるには、例えば０．５μｍル
ールのＭＯＳデバイスの入出力部分等のいわゆる外部を
０．８μｍルールで形成し、スイッチングトランジスタ
等のいわゆる内部を０．５μｍルールで形成して、外部
を５Ｖで駆動し、内部を電圧降下させて例えば３．３Ｖ
で駆動する。上記場合において、５Ｖで駆動させる０．
８μｍルールのＭＯＳデバイスの特性と３．３Ｖで駆動
させる０．５μｍルールのＭＯＳデバイスの特性とをそ
れぞれに最適化するには、それぞれのゲート絶縁膜の膜
厚を最適化する必要がある。例えば前者のＭＯＳデバイ
スのゲート絶縁膜の膜厚を１６ｎｍに形成し、後者のＭ
ＯＳデバイスのゲート絶縁膜の膜厚を１１ｎｍに形成す
る。
めに、設計ルールとして０．５μｍルールが採用されて
いる。０．５μｍルールのＭＯＳデバイスでは信頼性を
確保するために電源電圧を従来の５Ｖよりも低い電圧、
例えば３．３Ｖで使用する必要がある。そこで、電源電
圧が３．３ＶのＭＯＳデバイスと電源電圧が５ＶのＭＯ
Ｓデバイスとの両方を用いるには、例えば０．５μｍル
ールのＭＯＳデバイスの入出力部分等のいわゆる外部を
０．８μｍルールで形成し、スイッチングトランジスタ
等のいわゆる内部を０．５μｍルールで形成して、外部
を５Ｖで駆動し、内部を電圧降下させて例えば３．３Ｖ
で駆動する。上記場合において、５Ｖで駆動させる０．
８μｍルールのＭＯＳデバイスの特性と３．３Ｖで駆動
させる０．５μｍルールのＭＯＳデバイスの特性とをそ
れぞれに最適化するには、それぞれのゲート絶縁膜の膜
厚を最適化する必要がある。例えば前者のＭＯＳデバイ
スのゲート絶縁膜の膜厚を１６ｎｍに形成し、後者のＭ
ＯＳデバイスのゲート絶縁膜の膜厚を１１ｎｍに形成す
る。
【０００３】上記のように、異なる膜厚のゲート絶縁膜
を製造する方法を図１２ないし図１５により説明する。 図１２に示す如く、ＬＯＣＯＳ法により、半導体基板５
１の上層に素子分離領域５２ａ，５２ｂ，５２ｃを形成
する。その後熱酸化法により、素子分離領域５２ａ，５
２ｂ間、素子分離領域５２ｂ，５２ｃ間にシリコン酸化
膜よりなる第１ゲート絶縁膜５３を形成する。この第１
ゲート絶縁膜５３の膜厚は例えば１１．５ｎｍに形成さ
れる。次いで図１３に示すように、一方の素子分離領域
５２ａ，５２ｂ間を覆う状態で半導体基板５１の上面に
レジストよりなるエッチングマスク５４を形成する。そ
の後、例えばフッ化水素（ＨＦ）等でエッチングして素
子分離領域５２ｂ，５２ｃ間の第１ゲート酸化膜５３（
図１２参照）を除去する。このとき素子分離領域５２ｂ
の上層の一部と素子分離領域５２ｃの上層もエッチング
されて除去される。
を製造する方法を図１２ないし図１５により説明する。 図１２に示す如く、ＬＯＣＯＳ法により、半導体基板５
１の上層に素子分離領域５２ａ，５２ｂ，５２ｃを形成
する。その後熱酸化法により、素子分離領域５２ａ，５
２ｂ間、素子分離領域５２ｂ，５２ｃ間にシリコン酸化
膜よりなる第１ゲート絶縁膜５３を形成する。この第１
ゲート絶縁膜５３の膜厚は例えば１１．５ｎｍに形成さ
れる。次いで図１３に示すように、一方の素子分離領域
５２ａ，５２ｂ間を覆う状態で半導体基板５１の上面に
レジストよりなるエッチングマスク５４を形成する。そ
の後、例えばフッ化水素（ＨＦ）等でエッチングして素
子分離領域５２ｂ，５２ｃ間の第１ゲート酸化膜５３（
図１２参照）を除去する。このとき素子分離領域５２ｂ
の上層の一部と素子分離領域５２ｃの上層もエッチング
されて除去される。
【０００４】そしてエッチングマスク５４をアッシャー
処理等により除去する。続いて図１４に示す如く、例え
ばフッ化水素（ＨＦ）等でいわゆるライトエッチングを
行って、素子分離領域５２ａ，５２ｂ間の第１ゲート絶
縁膜５３を所定の膜厚（例えば９ｎｍ）にエッチングす
る。このライトエッチングは素子分離領域５２ｂ，５２
ｃ間の半導体基板５１の上面に形成された自然酸化膜を
除去する効果もある。
処理等により除去する。続いて図１４に示す如く、例え
ばフッ化水素（ＨＦ）等でいわゆるライトエッチングを
行って、素子分離領域５２ａ，５２ｂ間の第１ゲート絶
縁膜５３を所定の膜厚（例えば９ｎｍ）にエッチングす
る。このライトエッチングは素子分離領域５２ｂ，５２
ｃ間の半導体基板５１の上面に形成された自然酸化膜を
除去する効果もある。
【０００５】次いで図１５に示すように、熱酸化法を用
いて、素子分離領域５２ａ，５２ｂ間、素子分離領域５
２ｂ，５２ｃ間にシリコン酸化膜よりなる第２ゲート絶
縁膜５５を形成する。そして、素子分離領域５２ａ，５
２ｂ間の膜厚が厚い方のゲート絶縁膜５６の膜厚を第１
ゲート絶縁膜５３と第２ゲート絶縁膜５５とを合わせて
例えば１６ｎｍに形成し、素子分離領域５２ｂ，５２ｃ
間の膜厚が薄い方の第２ゲート絶縁膜５５の膜厚を例え
ば１１ｎｍに形成する。
いて、素子分離領域５２ａ，５２ｂ間、素子分離領域５
２ｂ，５２ｃ間にシリコン酸化膜よりなる第２ゲート絶
縁膜５５を形成する。そして、素子分離領域５２ａ，５
２ｂ間の膜厚が厚い方のゲート絶縁膜５６の膜厚を第１
ゲート絶縁膜５３と第２ゲート絶縁膜５５とを合わせて
例えば１６ｎｍに形成し、素子分離領域５２ｂ，５２ｃ
間の膜厚が薄い方の第２ゲート絶縁膜５５の膜厚を例え
ば１１ｎｍに形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法によるゲート絶縁膜の形成方法で膜厚が厚い方のゲー
ト絶縁膜を形成するには、１１．５ｎｍの膜厚の第１ゲ
ート絶縁膜を形成し、その後２．５ｎｍだけエッチング
して膜厚を９ｎｍにする。続いて第２ゲート絶縁膜を形
成して１６ｎｍの膜厚を有する膜厚が厚い方のゲート絶
縁膜を形成する。このため、膜厚が厚い方のゲート絶縁
膜の膜厚を高精度に制御することが困難である。また、
膜厚が厚い方のゲート絶縁膜を形成する途中でエッチン
グを行うために、このゲート絶縁膜中に不純物が入り込
んで耐圧が劣化し、ゲート耐圧の信頼性が低下する。
法によるゲート絶縁膜の形成方法で膜厚が厚い方のゲー
ト絶縁膜を形成するには、１１．５ｎｍの膜厚の第１ゲ
ート絶縁膜を形成し、その後２．５ｎｍだけエッチング
して膜厚を９ｎｍにする。続いて第２ゲート絶縁膜を形
成して１６ｎｍの膜厚を有する膜厚が厚い方のゲート絶
縁膜を形成する。このため、膜厚が厚い方のゲート絶縁
膜の膜厚を高精度に制御することが困難である。また、
膜厚が厚い方のゲート絶縁膜を形成する途中でエッチン
グを行うために、このゲート絶縁膜中に不純物が入り込
んで耐圧が劣化し、ゲート耐圧の信頼性が低下する。
【０００７】本発明は、膜厚精度と膜質とに優れた半導
体装置のゲート絶縁膜の製造方法を提供することを目的
とする。
体装置のゲート絶縁膜の製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、半導体基
板の上面に第１ゲート絶縁膜を形成し、次いで第１ゲー
ト絶縁膜の上面に第１ゲートを形成する。その後露出し
ている第１ゲート絶縁膜を除去してから、露出している
半導体基板の上面と第１ゲートの表面とに第２ゲート絶
縁膜を形成する。続いて第１ゲート上を除く第２ゲート
絶縁膜の上面に第２ゲートを形成し、次いで露出してい
る第２ゲート絶縁膜を除去する。
成するためになされたものである。すなわち、半導体基
板の上面に第１ゲート絶縁膜を形成し、次いで第１ゲー
ト絶縁膜の上面に第１ゲートを形成する。その後露出し
ている第１ゲート絶縁膜を除去してから、露出している
半導体基板の上面と第１ゲートの表面とに第２ゲート絶
縁膜を形成する。続いて第１ゲート上を除く第２ゲート
絶縁膜の上面に第２ゲートを形成し、次いで露出してい
る第２ゲート絶縁膜を除去する。
【０００９】
【作用】上記方法による半導体装置のゲート絶縁膜の製
造方法では、各第１，第２ゲート絶縁膜は別々でしかも
１回の膜形成プロセスで形成されるために、各ゲート絶
縁膜の膜厚の制御が容易になる。このため、ゲート絶縁
膜は高精度な膜厚に形成される。また絶縁膜形成中にエ
ッチング等の他の処理工程が入らないので、絶縁膜に不
純物が入らない。このため形成されるゲート絶縁膜は高
耐圧になる。
造方法では、各第１，第２ゲート絶縁膜は別々でしかも
１回の膜形成プロセスで形成されるために、各ゲート絶
縁膜の膜厚の制御が容易になる。このため、ゲート絶縁
膜は高精度な膜厚に形成される。また絶縁膜形成中にエ
ッチング等の他の処理工程が入らないので、絶縁膜に不
純物が入らない。このため形成されるゲート絶縁膜は高
耐圧になる。
【００１０】
【実施例】本発明の実施例を図１に示す流れ図により説
明する。まず第１工程では、例えば熱酸化法により、半
導体基板１１の上面に第１ゲート絶縁膜１２を形成する
。続いて第２工程では、第１ゲート絶縁膜１２の上面に
例えば化学的気相成長法によりｐｏｌｙ−Ｓｉ膜を形成
し、このｐｏｌｙ−Ｓｉ膜の上面にホトリソグラフィー
技術によりエッチングマスクを形成して、その後ｐｏｌ
ｙ−Ｓｉ膜をエッチングし、ｐｏｌｙ−Ｓｉ膜よりなる
第１ゲート１３を形成する。その後第３工程では、露出
している第１ゲート絶縁膜１２（２点鎖線部分）を例え
ばエッチングにより除去する。次いで第４工程では、例
えば熱酸化法を用いて、露出している半導体基板１１の
上面と第１ゲート１２の表面とに第２ゲート絶縁膜１４
を形成する。続いて第５工程では、第１ゲート１３上を
除く第２ゲート絶縁膜１４の上面に前記第２工程と同様
にして第２ゲート１５を形成する。上記の如くして、異
なる膜厚の第１，第２ゲート絶縁膜１２，１４が形成さ
れる。
明する。まず第１工程では、例えば熱酸化法により、半
導体基板１１の上面に第１ゲート絶縁膜１２を形成する
。続いて第２工程では、第１ゲート絶縁膜１２の上面に
例えば化学的気相成長法によりｐｏｌｙ−Ｓｉ膜を形成
し、このｐｏｌｙ−Ｓｉ膜の上面にホトリソグラフィー
技術によりエッチングマスクを形成して、その後ｐｏｌ
ｙ−Ｓｉ膜をエッチングし、ｐｏｌｙ−Ｓｉ膜よりなる
第１ゲート１３を形成する。その後第３工程では、露出
している第１ゲート絶縁膜１２（２点鎖線部分）を例え
ばエッチングにより除去する。次いで第４工程では、例
えば熱酸化法を用いて、露出している半導体基板１１の
上面と第１ゲート１２の表面とに第２ゲート絶縁膜１４
を形成する。続いて第５工程では、第１ゲート１３上を
除く第２ゲート絶縁膜１４の上面に前記第２工程と同様
にして第２ゲート１５を形成する。上記の如くして、異
なる膜厚の第１，第２ゲート絶縁膜１２，１４が形成さ
れる。
【００１１】上記説明した方法を用いてゲート絶縁膜の
膜厚が異なる半導体装置を形成する場合を図２ないし図
１０により説明する。まず図２に示すように、ＬＯＣＯ
Ｓ法により、半導体基板１１の上層に素子分離領域２１
ａ，２１ｂ，２１ｃを形成して、第１トランジスタ形成
領域２２と第２トランジスタ形成領域２３とを形成する
。その後第１工程を用いて、熱酸化法により、第１トラ
ンジスタ形成領域２２と第２トランジスタ形成領域２３
とにおける半導体基板１１の上層に第１ゲート絶縁膜１
２を形成する。この第１ゲート絶縁膜１２の膜厚は例え
ば１６ｎｍに形成する。
膜厚が異なる半導体装置を形成する場合を図２ないし図
１０により説明する。まず図２に示すように、ＬＯＣＯ
Ｓ法により、半導体基板１１の上層に素子分離領域２１
ａ，２１ｂ，２１ｃを形成して、第１トランジスタ形成
領域２２と第２トランジスタ形成領域２３とを形成する
。その後第１工程を用いて、熱酸化法により、第１トラ
ンジスタ形成領域２２と第２トランジスタ形成領域２３
とにおける半導体基板１１の上層に第１ゲート絶縁膜１
２を形成する。この第１ゲート絶縁膜１２の膜厚は例え
ば１６ｎｍに形成する。
【００１２】次いで図３に示す如く、例えば化学的気相
成長法により、第１ゲート絶縁膜１２側の全面に第１ゲ
ートを形成するためのポリシリコン（以下ｐｏｌｙ−Ｓ
ｉと記す）膜２４を形成する。その後ｐｏｌｙ−Ｓｉ膜
２４の上面にレジストを塗布してレジスト膜を形成し、
このレジスト膜に感光，現像処理を行ってエッチングマ
スク２５を形成する。
成長法により、第１ゲート絶縁膜１２側の全面に第１ゲ
ートを形成するためのポリシリコン（以下ｐｏｌｙ−Ｓ
ｉと記す）膜２４を形成する。その後ｐｏｌｙ−Ｓｉ膜
２４の上面にレジストを塗布してレジスト膜を形成し、
このレジスト膜に感光，現像処理を行ってエッチングマ
スク２５を形成する。
【００１３】そして第２工程を用いて、ｐｏｌｙ−Ｓｉ
膜２４をエッチングし、図４に示すように、第１トラン
ジスタ形成領域２２側の第１ゲート絶縁膜１２の上面に
ｐｏｌｙ−Ｓｉ膜（２４）よりなる第１ゲート１３を形
成する。その後エッチングマスク（２５）をアッシャー
処理等により除去する。
膜２４をエッチングし、図４に示すように、第１トラン
ジスタ形成領域２２側の第１ゲート絶縁膜１２の上面に
ｐｏｌｙ−Ｓｉ膜（２４）よりなる第１ゲート１３を形
成する。その後エッチングマスク（２５）をアッシャー
処理等により除去する。
【００１４】その後図５に示す如く、第１ゲート１３側
の全面にレジストを塗布してレジスト膜を形成し、この
レジスト膜に感光，現像処理を行って第２トランジスタ
形成領域２３を覆うレジストマスク（図示せず）を形成
する。このレジストマスクと素子分離領域２１ａないし
２１ｃと第１ゲート１３とをイオン注入マスクにして、
露出している半導体基板１１の上層にイオン注入を行い
、ＬＤＤ拡散層２６を形成する。その後化学的気相成長
法により、第１ゲート１３側の全面にシリコン酸化膜２
７（２点鎖線部分）を形成する。そして異方性エッチン
グを行って、第１ゲート１３の両側にシリコン酸化膜２
７よりなる第１サイドウォール２８を形成する。そして
レジストマスクをアッシャー処理等により除去するこの
方法では、シリコン酸化膜２７を異方性エッチングする
ことにより、第３工程にあたる第１ゲート絶縁膜１２の
エッチングが同時に行われる。
の全面にレジストを塗布してレジスト膜を形成し、この
レジスト膜に感光，現像処理を行って第２トランジスタ
形成領域２３を覆うレジストマスク（図示せず）を形成
する。このレジストマスクと素子分離領域２１ａないし
２１ｃと第１ゲート１３とをイオン注入マスクにして、
露出している半導体基板１１の上層にイオン注入を行い
、ＬＤＤ拡散層２６を形成する。その後化学的気相成長
法により、第１ゲート１３側の全面にシリコン酸化膜２
７（２点鎖線部分）を形成する。そして異方性エッチン
グを行って、第１ゲート１３の両側にシリコン酸化膜２
７よりなる第１サイドウォール２８を形成する。そして
レジストマスクをアッシャー処理等により除去するこの
方法では、シリコン酸化膜２７を異方性エッチングする
ことにより、第３工程にあたる第１ゲート絶縁膜１２の
エッチングが同時に行われる。
【００１５】続いて図６に示すように、例えばフッ化水
素等でいわゆるライトエッチングを行って、半導体基板
１１の表層に形成されている自然酸化膜を除去する。そ
の後第４工程を用いて、熱酸化法により露出している半
導体基板１１の上面に、例えば膜厚が１１ｎｍの第２ゲ
ート絶縁膜１４を形成する。この第２ゲート絶縁膜１４
は、ｐｏｌｙ−Ｓｉ製の第１ゲート１３の上面にも形成
される。
素等でいわゆるライトエッチングを行って、半導体基板
１１の表層に形成されている自然酸化膜を除去する。そ
の後第４工程を用いて、熱酸化法により露出している半
導体基板１１の上面に、例えば膜厚が１１ｎｍの第２ゲ
ート絶縁膜１４を形成する。この第２ゲート絶縁膜１４
は、ｐｏｌｙ−Ｓｉ製の第１ゲート１３の上面にも形成
される。
【００１６】次いで図７に示す如く、第２ゲート絶縁膜
１４側の全面に第２ゲートを形成するためのｐｏｌｙ−
Ｓｉ膜２９を形成する。その後ｐｏｌｙ−Ｓｉ膜２９上
に前記図３で説明したと同様の方法によりエッチングマ
スク３０を形成する。
１４側の全面に第２ゲートを形成するためのｐｏｌｙ−
Ｓｉ膜２９を形成する。その後ｐｏｌｙ−Ｓｉ膜２９上
に前記図３で説明したと同様の方法によりエッチングマ
スク３０を形成する。
【００１７】続いて第５工程を用いてエッチングを行い
、図８に示すように、第２ゲート形成領域２３の第２ゲ
ート絶縁膜１４の上面にｐｏｌｙ−Ｓｉ膜２９よりなる
第２ゲート１５を形成する。その後エッチングマスク（
３０）をアッシャー処理等により除去する。
、図８に示すように、第２ゲート形成領域２３の第２ゲ
ート絶縁膜１４の上面にｐｏｌｙ−Ｓｉ膜２９よりなる
第２ゲート１５を形成する。その後エッチングマスク（
３０）をアッシャー処理等により除去する。
【００１８】その後図９に示す如く、第１，第２ゲート
１３，１５側の全面にレジストを塗布してレジスト膜を
形成し、このレジスト膜に感光，現像処理を行って第１
トランジスタ形成領域２２を覆うレジストマスク（図示
せず）を形成する。このレジストマスクと素子分離領域
２１ａないし２１ｃと第２ゲート１５とをイオン注入マ
スクにして、第２ゲート１５の両側に露出している半導
体基板１１の上層にイオン注入を行ってＬＤＤ拡散層３
１を形成する。あるいは、第１トランジスタ形成領域２
２にも、第２トランジスタ形成領域２３に行うイオン注
入のイオンが入っても機能上問題ない場合は、イオン注
入マスクを形成しないで全面にイオン注入を行う場合も
ある。その後化学的気相成長法により、第２ゲート１５
側の全面にシリコン酸化膜（図示せず）を形成してから
、全面を異方性エッチングして、第２ゲート１５の両側
にシリコン酸化膜よりなる第２サイドウォール３２を形
成する。このとき、露出している第２ゲート絶縁膜（１
４）も除去される。
１３，１５側の全面にレジストを塗布してレジスト膜を
形成し、このレジスト膜に感光，現像処理を行って第１
トランジスタ形成領域２２を覆うレジストマスク（図示
せず）を形成する。このレジストマスクと素子分離領域
２１ａないし２１ｃと第２ゲート１５とをイオン注入マ
スクにして、第２ゲート１５の両側に露出している半導
体基板１１の上層にイオン注入を行ってＬＤＤ拡散層３
１を形成する。あるいは、第１トランジスタ形成領域２
２にも、第２トランジスタ形成領域２３に行うイオン注
入のイオンが入っても機能上問題ない場合は、イオン注
入マスクを形成しないで全面にイオン注入を行う場合も
ある。その後化学的気相成長法により、第２ゲート１５
側の全面にシリコン酸化膜（図示せず）を形成してから
、全面を異方性エッチングして、第２ゲート１５の両側
にシリコン酸化膜よりなる第２サイドウォール３２を形
成する。このとき、露出している第２ゲート絶縁膜（１
４）も除去される。
【００１９】その後、図１０に示す如く、素子分離領域
２１ａないし２１ｃと第１，第２ゲート１３，１５と第
１，第２サイドウォール２８，３２とをイオン注入マス
クにして、各第１，第２サイドウォール２８，３２を介
した各第１，第２ゲート１３，１５の両側で露出してい
る半導体基板１１の上層にソース・ドレイン領域３３な
いし３６を形成する。そして、第１ゲート１３と第１ゲ
ート絶縁膜１２とソース・ドレイン拡散層３３，３４と
ＬＤＤ拡散層２６とよりなる第１トランジスタ１が形成
され、第２ゲート１５と第２ゲート絶縁膜１４とソース
・ドレイン拡散層３５，３６とＬＤＤ拡散層３１とより
なる第２トランジスタ２が形成される。
２１ａないし２１ｃと第１，第２ゲート１３，１５と第
１，第２サイドウォール２８，３２とをイオン注入マス
クにして、各第１，第２サイドウォール２８，３２を介
した各第１，第２ゲート１３，１５の両側で露出してい
る半導体基板１１の上層にソース・ドレイン領域３３な
いし３６を形成する。そして、第１ゲート１３と第１ゲ
ート絶縁膜１２とソース・ドレイン拡散層３３，３４と
ＬＤＤ拡散層２６とよりなる第１トランジスタ１が形成
され、第２ゲート１５と第２ゲート絶縁膜１４とソース
・ドレイン拡散層３５，３６とＬＤＤ拡散層３１とより
なる第２トランジスタ２が形成される。
【００２０】このように、第１，第２ゲート絶縁膜１２
，１４は一回の熱酸化によって形成されるために、設計
膜厚に対して高精度に形成される。また不純物を含まな
い高純度のシリコン酸化膜が形成されるために、各第１
，第２ゲート絶縁膜１２，１４は高耐圧になる。
，１４は一回の熱酸化によって形成されるために、設計
膜厚に対して高精度に形成される。また不純物を含まな
い高純度のシリコン酸化膜が形成されるために、各第１
，第２ゲート絶縁膜１２，１４は高耐圧になる。
【００２１】上記製造方法において、前記図５で説明し
たＬＤＤ用拡散層２６を形成後、第１サイドウォール２
８の形成を行わないで、前記図６で説明した第２ゲート
絶縁膜１４を形成する。さらに、前記図７で説明したｐ
ｏｌｙ−Ｓｉ膜２９を形成し、その後前記図８で説明し
た第２ゲート１５を形成するときに異方性エッチングを
行って、図１１に示すように、第１ゲート１３の両側に
第２ゲート絶縁膜１４を介してｐｏｌｙ−Ｓｉ膜２９の
第１サイドウォール２８を形成することも可能である。 この場合には、第１サイドウォール２８がｐｏｌｙ−Ｓ
ｉ膜２９で形成されるために、ホットエレクトロンによ
るトランジスタの劣化を防ぐことができる。よってトラ
ンジスタの信頼性をさらに高めることが可能になる。
たＬＤＤ用拡散層２６を形成後、第１サイドウォール２
８の形成を行わないで、前記図６で説明した第２ゲート
絶縁膜１４を形成する。さらに、前記図７で説明したｐ
ｏｌｙ−Ｓｉ膜２９を形成し、その後前記図８で説明し
た第２ゲート１５を形成するときに異方性エッチングを
行って、図１１に示すように、第１ゲート１３の両側に
第２ゲート絶縁膜１４を介してｐｏｌｙ−Ｓｉ膜２９の
第１サイドウォール２８を形成することも可能である。 この場合には、第１サイドウォール２８がｐｏｌｙ−Ｓ
ｉ膜２９で形成されるために、ホットエレクトロンによ
るトランジスタの劣化を防ぐことができる。よってトラ
ンジスタの信頼性をさらに高めることが可能になる。
【００２２】また前記図６において、第２ゲート１５を
形成するためのｐｏｌｙ−Ｓｉ膜２９の下面側は第２ゲ
ート絶縁膜１４と第１サイドウォール２８と各素子分離
領域２１ａないし２１ｃとが形成されているので、半導
体基板１１および第１ゲート１３の両方に対して絶縁状
態になっている。このため、ｐｏｌｙ−Ｓｉ膜２９を他
の配線として用いることができるので、配線の高集積化
が可能になる。
形成するためのｐｏｌｙ−Ｓｉ膜２９の下面側は第２ゲ
ート絶縁膜１４と第１サイドウォール２８と各素子分離
領域２１ａないし２１ｃとが形成されているので、半導
体基板１１および第１ゲート１３の両方に対して絶縁状
態になっている。このため、ｐｏｌｙ−Ｓｉ膜２９を他
の配線として用いることができるので、配線の高集積化
が可能になる。
【００２３】
【発明の効果】以上、説明したように本発明によれば、
各第１，第２ゲート絶縁膜を一回の処理で形成したので
、各ゲート絶縁膜の膜厚の制御が容易になる。このため
膜厚の精度を向上することができる。また膜形成中にエ
ッチング等の他の工程が介在しないので、不純物を含有
しない高品質のゲート絶縁膜が得られる。よって、ゲー
ト絶縁膜の耐圧を向上することができるので、このゲー
ト絶縁膜を用いて形成した半導体装置の信頼性の向上が
図れる。
各第１，第２ゲート絶縁膜を一回の処理で形成したので
、各ゲート絶縁膜の膜厚の制御が容易になる。このため
膜厚の精度を向上することができる。また膜形成中にエ
ッチング等の他の工程が介在しないので、不純物を含有
しない高品質のゲート絶縁膜が得られる。よって、ゲー
ト絶縁膜の耐圧を向上することができるので、このゲー
ト絶縁膜を用いて形成した半導体装置の信頼性の向上が
図れる。
【図１】実施例の製造方法の流れ図である。
【図２】実施例の製造工程図である。
【図３】実施例の製造工程図である。
【図４】実施例の製造工程図である。
【図５】実施例の製造工程図である。
【図６】実施例の製造工程図である。
【図７】実施例の製造工程図である。
【図８】実施例の製造工程図である。
【図９】実施例の製造工程図である。
【図１０】実施例の製造工程図である。
【図１１】実施例の製造工程図である。
【図１２】従来例の製造工程図である。
【図１３】従来例の製造工程図である。
【図１４】従来例の製造工程図である。
【図１５】従来例の製造工程図である。
１１ 半導体基板
１２ 第１ゲート絶縁膜
１３ 第１ゲート
１４ 第２ゲート絶縁膜
１５ 第２ゲート
Claims (1)
- 【請求項１】 半導体基板の上面に第１ゲート絶縁膜
を形成する第１工程と、前記第１ゲート絶縁膜の上面に
第１ゲートを形成する第２工程と、前記第１ゲートに覆
われた部分の前記第１ゲート絶縁膜を除く当該第１ゲー
ト絶縁膜を除去する第３工程と、露出している前記半導
体基板の上面と前記第１ゲートの表面とに第２ゲート絶
縁膜を形成する第４工程と、前記第１ゲート上を除く前
記第２ゲート絶縁膜の上面に第２ゲートを形成する第５
工程とを順次行うことを特徴とする半導体装置のゲート
絶縁膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04301791A JP3189284B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04301791A JP3189284B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260364A true JPH04260364A (ja) | 1992-09-16 |
| JP3189284B2 JP3189284B2 (ja) | 2001-07-16 |
Family
ID=12652206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04301791A Expired - Lifetime JP3189284B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189284B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6541823B1 (en) | 1997-06-09 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including multiple field effect transistors and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102371219B1 (ko) | 2015-10-08 | 2022-03-07 | 삼성전자주식회사 | 트레이 장치 및 그것을 포함하는 전자 장치 |
-
1991
- 1991-02-14 JP JP04301791A patent/JP3189284B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072B1 (en) * | 1996-04-08 | 2009-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US6541823B1 (en) | 1997-06-09 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including multiple field effect transistors and manufacturing method thereof |
| US6853030B2 (en) | 1997-06-09 | 2005-02-08 | Renesas Technology Corp. | Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection |
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189284B2 (ja) | 2001-07-16 |
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