JPH08125169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08125169A JPH08125169A JP25516594A JP25516594A JPH08125169A JP H08125169 A JPH08125169 A JP H08125169A JP 25516594 A JP25516594 A JP 25516594A JP 25516594 A JP25516594 A JP 25516594A JP H08125169 A JPH08125169 A JP H08125169A
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- resist
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- drain
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- forming
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Abstract
(57)【要約】
【目的】低濃度ドレイン領域を形成するためのサイドウ
ォール形成を省略して工程を簡略化できると共に、Ｌ長
が短く、電流駆動能力の高い半導体装置を製造する。 【構成】低濃度ドレイン構造の半導体装置を製造する方
法において、酸化膜１１、ゲート電極形成用導電性膜１
２を順次積層した半導体基板１０上に第１パターンのレ
ジスト１３ａを形成し、第１パターンのレジスト１３ａ
を存在させたままイオン注入してソース・ドレイン領域
２０を形成した後、第１パターンのレジスト１３ａの側
壁を酸素プラズマ処理などにより浸食させることによっ
てしてレジストの幅を減少させて第２パターンのレジス
トを形成し、この第２パターンのレジストをマスクとし
てゲート電極１５をエッチングにより形成し、次いで低
濃度ドレイン領域２１を形成する。
ォール形成を省略して工程を簡略化できると共に、Ｌ長
が短く、電流駆動能力の高い半導体装置を製造する。 【構成】低濃度ドレイン構造の半導体装置を製造する方
法において、酸化膜１１、ゲート電極形成用導電性膜１
２を順次積層した半導体基板１０上に第１パターンのレ
ジスト１３ａを形成し、第１パターンのレジスト１３ａ
を存在させたままイオン注入してソース・ドレイン領域
２０を形成した後、第１パターンのレジスト１３ａの側
壁を酸素プラズマ処理などにより浸食させることによっ
てしてレジストの幅を減少させて第２パターンのレジス
トを形成し、この第２パターンのレジストをマスクとし
てゲート電極１５をエッチングにより形成し、次いで低
濃度ドレイン領域２１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、低濃度ドレイン（ＬＤ
Ｄ）構造の半導体装置の製造方法の改良に関する。
Ｄ）構造の半導体装置の製造方法の改良に関する。
【０００２】
【従来の技術】従来より、トランジスタに発生するホッ
ト・キャリア効果を抑制するために、ドレイン近傍に濃
度の低い領域を設けた低濃度ドレイン（ＬＤＤ）と呼ば
れる構造が知られている。
ト・キャリア効果を抑制するために、ドレイン近傍に濃
度の低い領域を設けた低濃度ドレイン（ＬＤＤ）と呼ば
れる構造が知られている。
【０００３】このようなＬＤＤを有するトランジスタを
形成する方法としては、図２（Ａ）に示すように、ゲー
ト電極ａを所定のＬ長にエッチングした後、このゲート
電極ａ（あるいはエッチング時のレジストを残したま
ま）をマスクとして、ＬＤＤ領域にイオン注入ｂを行な
う。次に、ＳｉＯ2 膜をＣＶＤで形成した後、全面を反
応性イオンエッチング（ＲＩＥ）することにより、図２
（Ｂ）に示すように、ゲート電極の側壁にサイドウォー
ルｃを形成し、このサイドウォールｃをマスクとしてソ
ース・ドレインのイオン注入ｄをするものである。
形成する方法としては、図２（Ａ）に示すように、ゲー
ト電極ａを所定のＬ長にエッチングした後、このゲート
電極ａ（あるいはエッチング時のレジストを残したま
ま）をマスクとして、ＬＤＤ領域にイオン注入ｂを行な
う。次に、ＳｉＯ2 膜をＣＶＤで形成した後、全面を反
応性イオンエッチング（ＲＩＥ）することにより、図２
（Ｂ）に示すように、ゲート電極の側壁にサイドウォー
ルｃを形成し、このサイドウォールｃをマスクとしてソ
ース・ドレインのイオン注入ｄをするものである。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな工程によれば、サイドウォールｃを形成するため
に、ＳｉＯ2 膜をＣＶＤで形成する工程と、形成したＣ
ＶＤ酸化膜を全面ＲＩＥする工程が必要であり、ＬＤＤ
構造を持たないコンベンショナルなＭＯＳトランジスタ
の製造工程に比べて工程が複雑となる。
うな工程によれば、サイドウォールｃを形成するため
に、ＳｉＯ2 膜をＣＶＤで形成する工程と、形成したＣ
ＶＤ酸化膜を全面ＲＩＥする工程が必要であり、ＬＤＤ
構造を持たないコンベンショナルなＭＯＳトランジスタ
の製造工程に比べて工程が複雑となる。
【０００５】また、ＬＤＤ形成により、同じＬ長を有す
るコンベンショナルなＭＯＳトランジスタに比べて多少
トランジスタの駆動能力が低下する。この駆動能力を向
上させるにはトランジスタのＬ長を短くすることが有効
であるが、上記工程では、トランジスタのＬ長がその世
代の露光技術の最小線幅に規制されてしまうという問題
がある。
るコンベンショナルなＭＯＳトランジスタに比べて多少
トランジスタの駆動能力が低下する。この駆動能力を向
上させるにはトランジスタのＬ長を短くすることが有効
であるが、上記工程では、トランジスタのＬ長がその世
代の露光技術の最小線幅に規制されてしまうという問題
がある。
【０００６】本発明は、上記事情に鑑みなされたもの
で、低濃度ドレイン領域を形成するためのサイドウォー
ル形成を省略して工程を簡略化できると共に、電流駆動
能力の高い半導体装置を製造することができる半導体装
置の製造方法を提供することを目的とする。
で、低濃度ドレイン領域を形成するためのサイドウォー
ル形成を省略して工程を簡略化できると共に、電流駆動
能力の高い半導体装置を製造することができる半導体装
置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するため、下記（１）乃至（３）の発明を提供する。 （１）低濃度ドレイン構造の半導体装置を製造する方法
において、ゲート絶縁膜、ゲート電極形成用導電性膜を
順次積層した半導体基板上にレジストを形成し、このレ
ジストをソース・ドレイン領域間の幅に相当する第１パ
ターンでパターニングするレジストパターニング工程
と、第１パターンのレジストを存在させたままソース・
ドレイン形成予定領域の半導体基板にソース・ドレイン
形成用の不純物をイオン注入するソース・ドレイン領域
形成工程と、ソース・ドレイン領域形成工程後、第１パ
ターンのレジストの側壁を浸食することによりレジスト
の幅を減少させて第２パターンのレジストを形成するレ
ジスト浸食工程と、第２パターンのレジストをマスクと
して前記導電性膜をエッチングしてゲート電極を形成す
るゲート電極形成工程と、ゲート電極を形成した半導体
基板に低濃度ドレイン領域を形成する低濃度ドレイン領
域形成工程とを有することを特徴とする半導体装置の製
造方法。 （２）等方性エッチング処理により第１パターンのレジ
ストの側壁を浸食する上記（１）の半導体装置の製造方
法。 （３）イオン注入により低濃度ドレイン領域を形成する
上記（１）又は（２）記載の半導体装置の製造方法。
成するため、下記（１）乃至（３）の発明を提供する。 （１）低濃度ドレイン構造の半導体装置を製造する方法
において、ゲート絶縁膜、ゲート電極形成用導電性膜を
順次積層した半導体基板上にレジストを形成し、このレ
ジストをソース・ドレイン領域間の幅に相当する第１パ
ターンでパターニングするレジストパターニング工程
と、第１パターンのレジストを存在させたままソース・
ドレイン形成予定領域の半導体基板にソース・ドレイン
形成用の不純物をイオン注入するソース・ドレイン領域
形成工程と、ソース・ドレイン領域形成工程後、第１パ
ターンのレジストの側壁を浸食することによりレジスト
の幅を減少させて第２パターンのレジストを形成するレ
ジスト浸食工程と、第２パターンのレジストをマスクと
して前記導電性膜をエッチングしてゲート電極を形成す
るゲート電極形成工程と、ゲート電極を形成した半導体
基板に低濃度ドレイン領域を形成する低濃度ドレイン領
域形成工程とを有することを特徴とする半導体装置の製
造方法。 （２）等方性エッチング処理により第１パターンのレジ
ストの側壁を浸食する上記（１）の半導体装置の製造方
法。 （３）イオン注入により低濃度ドレイン領域を形成する
上記（１）又は（２）記載の半導体装置の製造方法。
【０００８】
【作用】本発明の（１）の半導体装置の製造方法は、ま
ず、ソース・ドレイン領域間の幅に相当する第１パター
ンでパターニングしたレジストを設け、次いでソース・
ドレイン形成用不純物をソース・ドレイン形成予定領域
に注入し、その後、酸素プラズマなどの等方性エッチン
グで第１パターンのレジストの側壁を浸食させてレジス
トを細らせ、これによりＬＤＤ形成領域のレジストを除
去した後、ＬＤＤ形成を行うものである。
ず、ソース・ドレイン領域間の幅に相当する第１パター
ンでパターニングしたレジストを設け、次いでソース・
ドレイン形成用不純物をソース・ドレイン形成予定領域
に注入し、その後、酸素プラズマなどの等方性エッチン
グで第１パターンのレジストの側壁を浸食させてレジス
トを細らせ、これによりＬＤＤ形成領域のレジストを除
去した後、ＬＤＤ形成を行うものである。
【０００９】従って、サイドウォールを形成せずにレジ
ストを細らせることでＬＤＤ形成を行うので、工程が簡
略化する。また、レジストを細らせるので、その世代の
露光技術の最小線幅以下にトランジスタのＬ長を短くで
き、このため電流駆動能力を高くできると共に、微細
化、高集積化に適した半導体装置を製造することができ
る。
ストを細らせることでＬＤＤ形成を行うので、工程が簡
略化する。また、レジストを細らせるので、その世代の
露光技術の最小線幅以下にトランジスタのＬ長を短くで
き、このため電流駆動能力を高くできると共に、微細
化、高集積化に適した半導体装置を製造することができ
る。
【００１０】次の（２）の発明によれば、等方性エッチ
ング処理により、レジストの側壁を効率よく、確実に浸
食することができる。また、（３）の発明によれば、所
望の低濃度ドレイン領域を効率よく形成することができ
る。
ング処理により、レジストの側壁を効率よく、確実に浸
食することができる。また、（３）の発明によれば、所
望の低濃度ドレイン領域を効率よく形成することができ
る。
【００１１】
【実施例】以下、本発明の半導体装置の製造方法の実施
例について、図１、図２を参照しながら具体的に説明す
る。まず、常法に従い、図１（Ａ）に示すように、半導
体基板１０に酸化膜等のゲート絶縁膜１１、ゲート電極
形成用導電膜として多結晶シリコン膜１２を順次積層し
た後、フォトレジスト１３を形成する。この場合、ゲー
ト絶縁膜１１の膜厚は例えば４ｎｍ程度、多結晶シリコ
ン膜１２の厚さは例えば２００ｎｍ程度である。なお、
多結晶シリコンには、ｎ型不純物を含有させていてもよ
い。
例について、図１、図２を参照しながら具体的に説明す
る。まず、常法に従い、図１（Ａ）に示すように、半導
体基板１０に酸化膜等のゲート絶縁膜１１、ゲート電極
形成用導電膜として多結晶シリコン膜１２を順次積層し
た後、フォトレジスト１３を形成する。この場合、ゲー
ト絶縁膜１１の膜厚は例えば４ｎｍ程度、多結晶シリコ
ン膜１２の厚さは例えば２００ｎｍ程度である。なお、
多結晶シリコンには、ｎ型不純物を含有させていてもよ
い。
【００１２】次いで、露光、現像により、図１（Ｂ）に
示すように、ソース・ドレイン領域間の幅に相当する
（図１（Ａ）の点線で示した）第１パターンのレジスト
１３ａを残し、ソース・ドレイン形成予定領域のレジス
トを除去するレジストパターニング工程を行う。この場
合、第１パターンのレジスト１３ａの現像後の幅は、例
えば０．３μｍ程度、厚さは８００〜１０００ｎｍ
（０．８〜１０μｍ）の範囲である。
示すように、ソース・ドレイン領域間の幅に相当する
（図１（Ａ）の点線で示した）第１パターンのレジスト
１３ａを残し、ソース・ドレイン形成予定領域のレジス
トを除去するレジストパターニング工程を行う。この場
合、第１パターンのレジスト１３ａの現像後の幅は、例
えば０．３μｍ程度、厚さは８００〜１０００ｎｍ
（０．８〜１０μｍ）の範囲である。
【００１３】そして、図１（Ｂ）の矢印で示したよう
に、第１パターンのレジスト１３ａをマスクとして、ソ
ース・ドレイン形成領域の半導体基板にソース・ドレイ
ン形成用の不純物をイオン注入し、図１（Ｃ）に示した
ように、ソース・ドレイン拡散領域２０を形成するソー
ス・ドレイン領域形成工程を行う。この時のイオン注入
の条件は、例えばＮＭＯＳの場合、Ｐｈｏｓ+ 、１００
ｋｅｖ、５×１０15ｃｍ -2である。
に、第１パターンのレジスト１３ａをマスクとして、ソ
ース・ドレイン形成領域の半導体基板にソース・ドレイ
ン形成用の不純物をイオン注入し、図１（Ｃ）に示した
ように、ソース・ドレイン拡散領域２０を形成するソー
ス・ドレイン領域形成工程を行う。この時のイオン注入
の条件は、例えばＮＭＯＳの場合、Ｐｈｏｓ+ 、１００
ｋｅｖ、５×１０15ｃｍ -2である。
【００１４】次に、本発明の特徴である第１パターンの
レジスト１３ａの側壁を浸食してレジストの幅を減少さ
せて第２パターンのレジストを形成するレジスト浸食工
程を行う。これは、酸素プラズマ処理等の等方性エッチ
ングにより行うことが効果的である。この酸素プラズマ
処理は、ゲート電極形成時のレジストをゲート電極エッ
チング前にアッシングで露光後の寸法よりも細らせるこ
とにより、露光技術の最小寸法よりも細いＬ長（チャネ
ル長）のＭＯＳトランジスタを得る技術を応用して行う
ことができる。酸素プラズマ処理は等方性であり、図１
（Ｄ）に示すように、酸素プラズマ処理を受けた第１パ
ターンのレジスト１３ａは、側壁のみならず全面が浸食
されて、細くなった第２パターンのレジスト１３ｂとな
る。浸食量は、例えばプラズマ処理前の第１パターンの
レジストの厚さが８００〜１０００ｎｍ、幅が０．３μ
ｍのパターンを、プラズマ処理後には、厚さが６５０〜
８５０ｎｍ、幅が０．１５μｍ程度まで行う。これによ
り、浸食されたレジスト側壁部分の基板面が露出し、Ｌ
ＤＤ形成用の領域が生じ、また、露光技術の最小寸法よ
りも細いＬ長のトランジスタを得ることができる。
レジスト１３ａの側壁を浸食してレジストの幅を減少さ
せて第２パターンのレジストを形成するレジスト浸食工
程を行う。これは、酸素プラズマ処理等の等方性エッチ
ングにより行うことが効果的である。この酸素プラズマ
処理は、ゲート電極形成時のレジストをゲート電極エッ
チング前にアッシングで露光後の寸法よりも細らせるこ
とにより、露光技術の最小寸法よりも細いＬ長（チャネ
ル長）のＭＯＳトランジスタを得る技術を応用して行う
ことができる。酸素プラズマ処理は等方性であり、図１
（Ｄ）に示すように、酸素プラズマ処理を受けた第１パ
ターンのレジスト１３ａは、側壁のみならず全面が浸食
されて、細くなった第２パターンのレジスト１３ｂとな
る。浸食量は、例えばプラズマ処理前の第１パターンの
レジストの厚さが８００〜１０００ｎｍ、幅が０．３μ
ｍのパターンを、プラズマ処理後には、厚さが６５０〜
８５０ｎｍ、幅が０．１５μｍ程度まで行う。これによ
り、浸食されたレジスト側壁部分の基板面が露出し、Ｌ
ＤＤ形成用の領域が生じ、また、露光技術の最小寸法よ
りも細いＬ長のトランジスタを得ることができる。
【００１５】更に、この細らせた第２パターンのレジス
ト１３ｂをマスクとして、図１（Ｅ）に示すように、多
結晶シリコン膜１２を反応性イオンエッチング（ＲＩ
Ｅ）によりパターニングしてゲート電極１５を形成し、
このゲート電極形成工程後、ＬＤＤ領域が所望の濃度と
なるように不純物のイオン注入を行い、低濃度ドレイン
領域２１を形成する低濃度ドレイン形成工程を行う。イ
オン注入の条件は、例えばＡｓ、１０ｋｅｖ、５×１０
13ｃｍ-2である。
ト１３ｂをマスクとして、図１（Ｅ）に示すように、多
結晶シリコン膜１２を反応性イオンエッチング（ＲＩ
Ｅ）によりパターニングしてゲート電極１５を形成し、
このゲート電極形成工程後、ＬＤＤ領域が所望の濃度と
なるように不純物のイオン注入を行い、低濃度ドレイン
領域２１を形成する低濃度ドレイン形成工程を行う。イ
オン注入の条件は、例えばＡｓ、１０ｋｅｖ、５×１０
13ｃｍ-2である。
【００１６】その後、図示しないがＳｉＯ2 をＣＶＤに
より例えば３０μｍ程度で基板全面に堆積し、イオン注
入後のアニールを行い、結晶性の回復を計る。この場合
の条件は、例えばＲＴＡ９５０℃、１０秒程度である。
そして、以下、例えば層間絶縁膜用のＳｉＯ2 、更には
ＰＳＧ（リンケイ酸ガラス）をＣＶＤにより堆積し、コ
ンタクト窓開け、Ａｌ・Ｓｉスパッター等による金属皮
膜形成及びパターニング、オーバーパッシベーション等
の通常のＭＯＳＩＣの製作工程で図１（Ｆ）に示すよう
なＭＯＳトランジスタ及びＩＣを製作することができ
る。なお、図１（Ｆ）において、１７はＳｉＯ2 膜、１
８はソースドレイン電極、１９はオーバーパッシベーシ
ョン膜である。
より例えば３０μｍ程度で基板全面に堆積し、イオン注
入後のアニールを行い、結晶性の回復を計る。この場合
の条件は、例えばＲＴＡ９５０℃、１０秒程度である。
そして、以下、例えば層間絶縁膜用のＳｉＯ2 、更には
ＰＳＧ（リンケイ酸ガラス）をＣＶＤにより堆積し、コ
ンタクト窓開け、Ａｌ・Ｓｉスパッター等による金属皮
膜形成及びパターニング、オーバーパッシベーション等
の通常のＭＯＳＩＣの製作工程で図１（Ｆ）に示すよう
なＭＯＳトランジスタ及びＩＣを製作することができ
る。なお、図１（Ｆ）において、１７はＳｉＯ2 膜、１
８はソースドレイン電極、１９はオーバーパッシベーシ
ョン膜である。
【００１７】上記半導体装置の製造方法では、サイドウ
ォール形成工程がなく、その代わりにレジストの浸食工
程がある。このため、サイドウォールを形成する場合
は、ＳｉＯ2 膜をＣＶＤで形成する工程と、このＳｉＯ
2 膜を反応性イオンエッチングする工程の２工程が必要
であるのに対し、本発明はレジストの浸食工程の１工程
であるので、工程が簡略化される。
ォール形成工程がなく、その代わりにレジストの浸食工
程がある。このため、サイドウォールを形成する場合
は、ＳｉＯ2 膜をＣＶＤで形成する工程と、このＳｉＯ
2 膜を反応性イオンエッチングする工程の２工程が必要
であるのに対し、本発明はレジストの浸食工程の１工程
であるので、工程が簡略化される。
【００１８】本発明の半導体装置の製造方法は、上記実
施例に限定されるものではなく、例えば、第１パターン
のレジストの側壁を浸食する方法は、湿式エッチングな
ど酸素プラズマ処理以外の等方性エッチングでもよく、
また、ゲート電極形成用導電性膜としては、多結晶シリ
コン膜１３に限らず、多結晶シリコン膜とタングステン
シリサイド膜との積層膜でもよく、その他本発明の要旨
を逸脱しない範囲で種々変更し得る。
施例に限定されるものではなく、例えば、第１パターン
のレジストの側壁を浸食する方法は、湿式エッチングな
ど酸素プラズマ処理以外の等方性エッチングでもよく、
また、ゲート電極形成用導電性膜としては、多結晶シリ
コン膜１３に限らず、多結晶シリコン膜とタングステン
シリサイド膜との積層膜でもよく、その他本発明の要旨
を逸脱しない範囲で種々変更し得る。
【００１９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、サイドウォール形成を省略して低濃度ドレイン領域
を形成できるので工程を簡略化できると共に、Ｌ長を短
くできるので電流駆動能力の高い半導体装置を製造する
ことができる。
ば、サイドウォール形成を省略して低濃度ドレイン領域
を形成できるので工程を簡略化できると共に、Ｌ長を短
くできるので電流駆動能力の高い半導体装置を製造する
ことができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す工程の要部断面図であり、（Ａ）は、レジスト膜を形
成した半導体基板、（Ｂ）は、第１パターンのレジスト
を形成した半導体基板にイオン注入を行う工程、（Ｃ）
は、ソース・ドレイン拡散領域を形成した半導体基板、
（Ｄ）は、第２パターンのレジストを有する半導体基
板、（Ｅ）は、ゲート電極を形成した半導体基板にＬＤ
Ｄ用イオン注入を行う工程、（Ｆ）は、完成した半導体
装置をそれぞれ示す。
す工程の要部断面図であり、（Ａ）は、レジスト膜を形
成した半導体基板、（Ｂ）は、第１パターンのレジスト
を形成した半導体基板にイオン注入を行う工程、（Ｃ）
は、ソース・ドレイン拡散領域を形成した半導体基板、
（Ｄ）は、第２パターンのレジストを有する半導体基
板、（Ｅ）は、ゲート電極を形成した半導体基板にＬＤ
Ｄ用イオン注入を行う工程、（Ｆ）は、完成した半導体
装置をそれぞれ示す。
【図２】従来の半導体装置の製造方法の工程を示す要部
断面図であり、（Ａ）は、ゲート電極をマスクとしてＬ
ＤＤ用のイオン注入を行う工程、（Ｂ）は、ゲート電極
側壁に形成したサイドウォールをマスクとしてソース・
ドレイン領域を形成するためのイオン注入工程をそれぞ
れ示す。
断面図であり、（Ａ）は、ゲート電極をマスクとしてＬ
ＤＤ用のイオン注入を行う工程、（Ｂ）は、ゲート電極
側壁に形成したサイドウォールをマスクとしてソース・
ドレイン領域を形成するためのイオン注入工程をそれぞ
れ示す。
１０ 半導体基板 １１ ゲート絶縁膜 １２ ゲート電極形成用導電膜 １３ フォトレジスト １３ａ 第１パターンのレジスト １３ｂ 第２パターンのレジスト １５ ゲート電極 ２０ ソース・ドレイン領域 ２１ 低濃度ドレイン領域
Claims (3)
- 【請求項１】低濃度ドレイン構造の半導体装置を製造す
る方法において、 ゲート絶縁膜、ゲート電極形成用導電性膜を順次積層し
た半導体基板上にレジストを形成し、このレジストをソ
ース・ドレイン領域間の幅に相当する第１パターンでパ
ターニングするレジストパターニング工程と、 第１パターンのレジストを存在させたままソース・ドレ
イン形成予定領域の半導体基板にソース・ドレイン形成
用の不純物をイオン注入するソース・ドレイン領域形成
工程と、 ソース・ドレイン領域形成工程後、第１パターンのレジ
ストの側壁を浸食することによりレジストの幅を減少さ
せて第２パターンのレジストを形成するレジスト浸食工
程と、 第２パターンのレジストをマスクとして前記導電性膜を
エッチングしてゲート電極を形成するゲート電極形成工
程と、 ゲート電極を形成した半導体基板に低濃度ドレイン領域
を形成する低濃度ドレイン領域形成工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】等方性エッチング処理により第１パターン
のレジストの側壁を浸食する請求項１記載の半導体装置
の製造方法。 - 【請求項３】イオン注入により低濃度ドレイン領域を形
成する請求項１又は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25516594A JPH08125169A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25516594A JPH08125169A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125169A true JPH08125169A (ja) | 1996-05-17 |
Family
ID=17274970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25516594A Pending JPH08125169A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286899B1 (ko) * | 1998-04-14 | 2001-05-02 | 황인길 | 엘디디 구조의 반도체 소자 형성방법 |
-
1994
- 1994-10-20 JP JP25516594A patent/JPH08125169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286899B1 (ko) * | 1998-04-14 | 2001-05-02 | 황인길 | 엘디디 구조의 반도체 소자 형성방법 |
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