KR20200130778A - 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판 - Google Patents

박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판 Download PDF

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Abstract

박막 트랜지스터의 제조 방법은 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계, 상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 원시 게이트 전극을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 원시 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하는 단계, 및 상기 포토레지스터 패턴을 이용하여 상기 원시 게이트 전극의 측면을 습식 식각하여 게이트 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판{METHOD OF MANUFACTURING THIN FILM TRANSISTOR, METHOD OF MANUFACTURING DISPLAY APPARATUS AND THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판에 관한 것으로, 보다 상세하게는 산화물 반도체를 포함하고, 전기적 특성이 향상된 박막 트랜지스터의 제조 방법, 상기 박막 트랜지스터의 제조 방법을 이용한 표시 장치의 제조 방법 및 상기 제조 방법을 이용하여 제조된 박막 트랜지스터 기판에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 산화물 반도체를 포함하는 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터의 전기적 특성이 저하되는 경우, 상기 표시 장치의 표시 품질이 저하되므로, 상기 박막 트랜지스터의 전기적 특성을 향상시키기 위한 필요성이 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 전기적 특성이 향상된 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 이용하여 표시 품질을 향상시킨 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 제조 방법을 이용하여 제조된 박막 트랜지스터 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계, 상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 원시 게이트 전극을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 원시 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하는 단계, 및 상기 포토레지스터 패턴을 이용하여 상기 원시 게이트 전극의 측면을 습식 식각하여 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함할 수 있다. 상기 화합물 반도체는 인듐(In)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 패턴을 형성하는 단계에서는, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 패턴을 형성하는 단계에서는, 상기 절연 패턴의 노출된 측면 상에 도전성을 갖는 부산물이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극의 폭은 상기 원시 게이트 전극의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극이 제거된 부분에 대응하는 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극층은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함할 수 있다. 상기 게이트 전극층의 상기 제1 층은 산화 아연(ZnO)을 포함하고, 상기 제2 층은 금속을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 전극에 의해 커버되지 않는 상기 절연 패턴의 상면의 일부를 건식 식각으로 제거하여, 상기 절연 패턴 상에 단차를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극층은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함할 수 있다. 상기 게이트 전극을 형성하는 단계에서는, 상기 제1 층은 상기 습식 식각에 제거되지 않고, 상기 제2 층만 제거되어, 상기 제1 층의 일부가 상기 절연 패턴 상에 노출될 수 있다. 상기 단차를 형성하는 단계에서는, 상기 노출된 상기 제1 층의 일부가 제거되어, 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 부산물을 제거하는 세정 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함할 수 있다. 상기 세정 단계에서는, 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물을 제거할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 게이트 전극 상의 포토레지스트 패턴을 제거하는 단계, 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층을 통해 상기 액티브 패턴을 노출하는 컨택홀들을 형성하는 단계, 및 상기 컨택홀들을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계, 상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 게이트 전극을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하고, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성하는 단계, 및 상기 소스 및 드레인 영역을 형성하는 단계에서 상기 절연 패턴의 노출된 측면 상에 형성되는 도전성을 갖는 부산물을 세정액을 이용하여 세정하는 세정 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함할 수 있다. 상기 세정 단계에서는, 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물을 제거할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계, 상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 원시 게이트 전극을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 원시 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하는 단계, 상기 포토레지스터 패턴을 이용하여 상기 원시 게이트 전극의 측면을 습식 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 상의 포토레지스트 패턴을 제거하는 단계, 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층을 통해 상기 액티브 패턴을 노출하는 컨택홀들을 형성하는 단계, 상기 컨택홀들을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하여, 상기 게이트 전극, 상기 액티브 패턴, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터와 전기적으로 연결되는 발광 구조물을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함하고, 상기 화합물 반도체는 인듐(In)을 포함할 수 있다. 상기 절연 패턴을 형성하는 단계에서는, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성하고, 상기 절연 패턴의 노출된 측면 상에 도전성을 갖는 부산물이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극의 폭은 상기 원시 게이트 전극의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극이 제거된 부분에 대응하는 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 전극에 의해 커버되지 않는 상기 절연 패턴의 상면의 일부를 건식 식각으로 제거하여, 상기 절연 패턴 상에 단차를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 부산물을 제거하는 세정 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 소스 및 드레인 전극 상에 비아 절연층을 형성하는 단계를 더 포함할 수 있다. 상기 발광 구조물은, 상기 비아 절연층 상에 배치되고, 상기 비아 절연층을 통해 형성되는 콘택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 배치되고 소스 영역, 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴의 상기 채널 영역 상에 배치되고, 상기 소스 및 드레인 영역에 인접하고 제1 높이를 갖는 제1 부분과 상기 제1 높이 보다 높은 제2 높이를 갖는 제2 부분을 포함하여 상면에 단차가 형성된 절연 패턴, 및 상기 절연 패턴의 상기 제2 부분 상에 배치되고, 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하는 게이트 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극층의 상기 제1 층은 산화 아연(ZnO)을 포함하고, 상기 제2 층은 금속을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함할 수 있다. 상기 화합물 반도체는 인듐(In)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터의 게이트 전극과 액티브 패턴 사이의 절연 패턴의 상면 또는 측면에는 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성될 수 있다. 이에 따라, 상기 부산물을 통해 누설 전류가 흐르는 경로가 차단되어, 상기 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 버퍼층(110)이 형성될 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)이 형성될 수 있다. 상기 액티브 패턴(ACT) 상에 절연층(120a)을 형성할 수 있다. 상기 절연층(120a) 상에 게이트 전극층(GEL)을 형성할 수 있다.
상기 버퍼층(110)은 상기 기판(100) 상에 전체적으로 배치될 수 있다. 상기 버퍼층(110)은 상기 기판(100)으로부터 금속 원자들이나 불순물들이 상기 액티브 패턴(ACT)으로 확산되는 현상을 방지할 수 있으며, 또한, 상기 버퍼층(110)은 상기 기판(100)의 표면이 균일하지 않을 경우, 상기 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 상기 버퍼층(110)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
상기 액티브 패턴(ACT)은 산소 이온을 포함하는 화합물 반도체를 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 저온에서 형성가능하고, 플렉서블 기판 위에도 형성가능하며, 이동도가 높은 산화물을 이용하여 형성할 수 있다.
구체적으로는 상기 액티브 패턴(ACT)은 비정질-인듐-갈륨-아연-산화물(a-IGZO),비정질-인듐-아연-산화물(a-IZO),비정질-인듐-주석-아연-산화물(a-ITZO) 및 인듐-갈륨-산화물(IGO) 등으로부터 선택된 어느 한 화합물을 이용하여 기상 성막법, 스퍼터링법, 및 펄스 레이저 증착법 (PLD 법) 등을 이용하여 형성할 수 있다.
상기 절연층(120a)은 상기 액티브 패턴(ACT) 상에 형성될 수 있다. 상기 절연층(120a)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 게이트 전극층(GEL)은 상기 절연층(120a) 상에 형성될 수 있다. 상기 게이트 전극층(GEL)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 일 실시예에 있어서, 상기 게이트 전극층(GEL)은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함할 수 있다. 상기 게이트 전극층의 상기 제1 층은 산화 아연(ZnO)을 포함하고, 상기 제2 층은 구리(Cu) 등의 금속을 포함할 수 있다.
도 1b를 참조하면, 상기 게이트 전극층(GEL) 상에 포토레지스트 패턴(PR)을 형성할 수 있다. 상기 포토레지스트 패턴(PR)은 상기 게이트 전극층(GEL) 및 상기 절연층(120a)을 패터닝하는데 사용될 수 있다. 상기 포토레지스트 패턴(PR)은 상기 게이트 전극층(GEL) 상에 포토레지스층을 형성한 후, 이를 노광 및 현상하여 형성할 수 있다.
도 1c를 참조하면, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여 상기 게이트 전극층(GEL)을 습식 식각(wet etch) 하여 원시 게이트 전극(GEa)을 형성할 수 있다. 상기 습식 식각은 산(acid) 계열의 화학 약품을 이용하여 노출된 영역을 녹여 내는 공정을 의미하며, 이러한 습식 식각 공정을 통해, 상기 게이트 전극층(GEL)의 일부가 제거되어, 상기 원시 게이트 전극(GEa)을 형성할 수 있다.
이때, 상기 포토레지스트 패턴(PR)과 상기 원시 게이트 전극(GEa)과의 폭 차이인 스큐(Skew)를 최소화 하여 상기 원시 게이트 전극(GEa)을 형성하는 것이 바람직하다. 이는 후술하는 도전성을 갖는 부산물이 형성되는 영역을 최소화 하기 위함이다.
도 1d를 참조하면, 상기 포토레지스트 패턴(PR) 및 상기 원시 게이트 전극(GEa)을 마스크로 이용하여 상기 절연층(120a)을 건식 식각(dry etch)하여 절연 패턴(120)을 형성할 수 있다.
이때, 상기 절연 패턴(120)을 마스크로 이용하여 상기 액티브 패턴(ACT)의 일부를 금속화 하는 금속화 공정을 진행하여, 소스 영역(ACTs) 및 드레인 영역(ACTd)을 형성할 수 있다. 이에 따라 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd) 사이에는 채널 영역(ACTc)이 형성될 수 있다.
여기서, 상기 원시 게이트 전극(GEa) 및 상기 게이트 패턴(120)은 상기 액티브 패턴(ACT)의 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd)을 형성하는 금속화 공정에서 상기 액티브 패턴(ACT)의 상기 채널 영역(ACTc)이 금속화되지 않도록 가려주는 마스크로서 기능할 수 있다.
상기 금속화 공정은 플라즈마 처리(PT)에 의해 수행될 수 있다. 상기 플라즈마 처리(PT)는 기체분자, 예를 들면 He, H2, SF6, Ag, N2, SiH4 등을 챔버내로 주입하고 전기장(electrical field)을 인가하여 생성한 플라즈마를 이용하여 타깃(target)을 이온화하는 방식으로 진행될 수 있다. 한편, 상기 금속화 공정은, 플라즈마 처리(PT) 외에 적외광 또는 자외광을 조사하거나 보론(Boron) 등을 도핑하는 방법 등이 이용될 수 도 있다.
이때, 상기 액티브 패턴(ACT)에 포함된 인듐(In) 성분이 상기 절연 패턴(120)의 노출된 측면 상에 부산물(LP)로 형성될 수 있다. 상기 부산물(LP)은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함하여 도전성을 가지며, 이에 따라, 게이트 전극과 산화물 반도체 간에 누설 전류가 흐르는 경로(Leakage Path)를 형성하여, 박막트랜지스터의 전기적 특성을 저하시킬 수 있다.
도 1e를 참조하면, 상기 포토레지스터 패턴(PR)을 마스크로 이용하여 상기 원시 게이트 전극(GEa)의 측면을 습식 식각하여 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 전극(GE)의 폭은 상기 원시 게이트 전극(GEa)의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극(GEa)이 제거된 부분에 대응하는 상기 절연 패턴(120)의 상면에는 상기 부산물(LP)이 존재하지 않는 누설 전류 프리(free) 영역(LF)이 형성될 수 있다. 이에 따라, 상기 부산물(LP)을 통해 상기 누설 전류가 흐르는 경로가 차단되어, 상기 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 1f를 참조하면, 상기 포토레지스트 패턴(PR)을 제거할 수 있다. 상기 게이트 전극(GE) 상에 층간 절연층(130)을 형성할 수 있다. 상기 층간 절연층(130)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd)을 노출하는 컨택홀들을 형성할 수 있다. 상기 컨택홀들을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 이에 따라, 상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터를 제조할 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d에 나타난 제조 방법은 도 1a 내지 1d의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 간략히 하거나 생략한다.
도 2a 내지 도 2d를 참조하면, 기판(100) 상에 버퍼층(110)이 형성될 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)이 형성될 수 있다. 상기 액티브 패턴(ACT) 상에 절연층(120a)을 형성할 수 있다. 상기 절연층(120a) 상에 게이트 전극층(GEL)을 형성할 수 있다.
여기서, 상기 게이트 전극층(GEL)은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함할 수 있다. 이때, 상기 제1 층은 상기 제2 층과 식각 특성이 상이할 수 있다. 예를 들면, 상기 제2 층이 습식 식각되는 조건에서 상기 제1 층은 식각이 진행되지 않는 물질을 포함할 수 있다.
상기 게이트 전극층(GEL) 상에 포토레지스트 패턴(PR)을 형성할 수 있다. 상기 포토레지스트 패턴(PR)을 마스크로 이용하여 상기 게이트 전극층(GEL)을 습식 식각(wet etch) 하여 원시 게이트 전극(GEa)을 형성할 수 있다. 상기 포토레지스트 패턴(PR) 및 상기 원시 게이트 전극(GEa)을 마스크로 이용하여 상기 절연층(120a)을 건식 식각(dry etch)하여 원시 절연 패턴(120b)을 형성할 수 있다.
이때, 상기 원시 절연 패턴(120b)을 마스크로하여 상기 액티브 패턴(ACT)의 일부를 금속화 하는 금속화 공정을 진행하여, 소스 영역(ACTs) 및 드레인 영역(ACTd)을 형성할 수 있다. 이에 따라 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd) 사이에는 채널 영역(ACTc)이 형성될 수 있다. 이때, 상기 액티브 패턴(ACT)에 포함된 인듐(In) 성분이 상기 절연 패턴(120)의 노출된 측면 상에 부산물(LP)로 형성될 수 있다.
도 2e를 참조하면, 상기 포토레지스터 패턴(PR)을 마스크로 이용하여 상기 원시 게이트 전극(GEa)의 측면을 습식 식각하여 제2 원시 게이트 전극(GEb)을 형성할 수 있다. 상기 게이트 전극층(GEL)의 상기 제2 층이 습식 식각되는 조건에서 상기 제1 층은 식각이 진행되지 않는 물질을 포함할 수 있으므로, 도면에 도시된 바와 같이 상기 제1 층에 대응하는 제2 원시 게이트 전극(GEb)의 하부층은 식각되지 않고, 상기 부산물(LP)과 여전히 연결되어, 상기 원시 절연 패턴(120b)의 상면을 커버하고 있을 수 있다. 상기 제2 원시 게이트 전극(GEb)의 상기 하부층은 상기 부산물(LP)과 함께 누설 전류가 흐르는 경로(LP1, LP2)를 구성할 수 있다.
도 2f를 참조하면, 상기 누설 전류가 흐르는 경로(LP1, LP2)를 제거하기 위해, 추가적인 건식 식각 과정이 진행될 수 있다.
구제척으로, 상기 제2 원시 게이트 전극(GEb)에 의해 커버되지 않는 상기 원시 절연 패턴(120a)의 상면의 일부 및 상기 제2 원시 게이트 전극(GEb)의 상기 하부층을 건식 식각으로 제거하여, 단차(t)가 형성된 절연 패턴(120)을 형성할 수 있다. 이때, 상기 누설 전류가 흐르는 경로인 상기 부산물 및 상기 하부층(LP1, LP2)는 상기 건식 식각에 의해 제거될 수 있다. 이에 따라, 상기 절연 패턴(120)의 상면이 노출될 수 있으며, 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성될 수 있다.
즉, 상기 절연 패턴(120)은 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd)과 인접하는 부분에서 제1 높이를 갖는 제1 부분이 형성되고, 상기 제1 높이 보다 상기 단차(t) 만큼 높은 제2 높이를 갖는 제2 부분이 형성되며, 상기 제2 높이를 갖는 제2 부분 상에 상기 게이트 전극(GE)이 위치할 수 있다.
도 2g를 참조하면, 상기 포토레지스트 패턴(PR)을 제거할 수 있다. 상기 게이트 전극(GE) 상에 층간 절연층(130)을 형성할 수 있다. 상기 층간 절연층(130)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd)을 노출하는 컨택홀들을 형성할 수 있다. 상기 컨택홀들을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 이에 따라, 상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터를 제조할 수 있다.
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
상기 제조 방법은 세정액을 이용하여 부산물(LP)을 제거하는 세정 단계를 제외하고, 도 1a 내지 1f의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 생략하거나 간략히 한다.
도 3a를 참조하면, 기판(100) 상에 버퍼층(110)이 형성될 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)이 형성될 수 있다. 상기 액티브 패턴(ACT) 상에 절연층을 형성할 수 있다. 상기 절연층 상에 게이트 전극층을 형성할 수 있다. 상기 게이트 전극층 상에 포토레지스트 패턴(PR)을 형성할 수 있다.
상기 포토레지스트 패턴(PR)을 마스크로 이용하여 상기 게이트 전극층을 습식 식각(wet etch) 하여 원시 게이트 전극을 형성할 수 있다. 상기 포토레지스트 패턴(PR) 및 상기 원시 게이트 전극을 마스크로 이용하여 상기 절연층을 건식 식각(dry etch)하여 절연 패턴(120)을 형성할 수 있다.
상기 절연 패턴(120)을 마스크로 이용하여 상기 액티브 패턴(ACT)의 일부를 금속화 하는 금속화 공정을 진행하여, 소스 영역(ACTs) 및 드레인 영역(ACTd)을 형성할 수 있다. 이때, 상기 액티브 패턴(ACT)에 포함된 인듐(In) 성분이 상기 절연 패턴(120)의 노출된 측면 상에 부산물(LP)로 형성될 수 있다. (도 1a 내지 1e 참조)
도 3b를 참조하면, 상기 부산물(LP)은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함할 수 있다. 상기 세정 단계에서는, 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물(LP)을 제거할 수 있다. 예를 들면, 상기 포토레지스터 패턴(PR)을 제거하기 위해 사용하는 세정액에, 상기 인듐을 식각할 수 있는 식각액을 소량 포함시켜 사용할 수 있다.
이후, 층간 절연층 및 소스 및 드레인 전극을 형성하여, 박막 트랜지스터를 제조할 수 있다.
한편, 도시하지 않았으나, 이와 유사하게 도 2a 내지 2f의 제조 방법에 세정 단계를 더 포함시켜, 부산물을 추가적으로 세정할 수도 있을 것이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
상기 제조 방법은 누설 전류 프리(free) 영역을 형성하기 위해, 습식 식각 하는 단계(도 1e 참조) 대신, 세정액을 이용하여 부산물(LP)을 제거하는 세정 단계 포함하는 것을 제외하고, 도 1a 내지 1f의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 생략하거나 간략히 한다.
도 4a 및 4b를 참조하면, 기판(100) 상에 버퍼층(110)이 형성될 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)이 형성될 수 있다. 상기 액티브 패턴(ACT) 상에 절연층(120a)을 형성할 수 있다. 상기 절연층(120a) 상에 게이트 전극층(GEL)을 형성할 수 있다. 상기 게이트 전극층(GEL) 상에 포토레지스트 패턴(PR)을 형성할 수 있다.
도 4c를 참조하면, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여 상기 게이트 전극층(GEL)을 습식 식각(wet etch) 하여 게이트 전극(GE)을 형성할 수 있다.
도 4d를 참조하면, 상기 포토레지스트 패턴(PR) 및 상기 게이트 전극(GE)을 마스크로 이용하여 상기 절연층(120a)을 건식 식각(dry etch)하여 절연 패턴(120)을 형성할 수 있다.
이때, 상기 절연 패턴(120)을 마스크로 이용하여 상기 액티브 패턴(ACT)의 일부를 금속화 하는 금속화 공정을 진행하여, 소스 영역(ACTs) 및 드레인 영역(ACTd)을 형성할 수 있다. 이에 따라 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd) 사이에는 채널 영역(ACTc)이 형성될 수 있다. 이때, 상기 액티브 패턴(ACT)에 포함된 인듐(In) 성분이 상기 절연 패턴(120)의 노출된 측면 상에 부산물(LP)로 형성될 수 있다.
도 4e를 참조하면, 상기 부산물(LP)은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함할 수 있다. 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물(LP)을 제거할 수 있다. 예를 들면, 상기 포토레지스터 패턴(PR)을 제거하기 위해 사용하는 세정액에, 상기 인듐을 식각할 수 있는 식각액을 소량 포함시켜 사용할 수 있다.
도 4f를 참조하면, 상기 게이트 전극(GE) 상에 층간 절연층(130)을 형성할 수 있다. 상기 층간 절연층(130)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(ACTs) 및 상기 드레인 영역(ACTd)을 노출하는 컨택홀들을 형성할 수 있다. 상기 컨택홀들을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 이에 따라, 상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터를 제조할 수 있다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 하부 차폐 전극(BML)이 형성될 수 있다. 상기 하부 차폐 전극(BML)이 형성된 상기 기판(100) 상에 버퍼층(110)이 형성될 수 있다.
상기 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 이 경우, 상기 투명 수지 기판은 폴리이미드계(polyimide-based) 수지, 아크릴계(acryl-based) 수지, 폴리아크릴레이트계(polyacrylate-based) 수지, 폴리카보네이트계(polycarbonate-based) 수지, 폴리에테르계(polyether-based) 수지, 술폰산계(sulfonic acid-based) 수지, 폴리에틸렌테레프탈레이트계(polyethyleneterephthalate-based) 수지 등을 포함할 수 있다.
상기 하부 차폐 전극(BML)은 후술할 박막 트랜지스터의 특성 저하를 방지할 수 있다. 특히, 상기 기판(100)이 폴리이미드를 포함하는 경우, 이동전하(mobile charge)를 형성하여 상기 박막 트랜지스터의 반도체층에 영향을 주고, 구동전류를 감소시키는 문제가 발생할 수 있는데, 상기 하부 차폐 전극은 폴리이미드(PI)층의 전하 흐름으로 인해서 반도체층의 전류량이 감소되는 것을 방지하는 역할을 할 수 있다.
상기 제1 버퍼층(110)은 상기 기판(100) 상에 전체적으로 배치될 수 있다. 상기 제1 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 후술할 액티브 패턴으로 확산되는 현상을 방지할 수 있다.
도 5b를 참조하면, 상기 버퍼층(110) 상에 액티브 패턴(ACT)을 형성할 수 있다. 상기 액티브 패턴(ACT)은 산소 이온을 포함하는 화합물 반도체를 포함할 수 있다.
도 5c를 참조하면, 상기 액티브 패턴(ACT)이 형성된 상기 버퍼층(110) 상에 절연층(120a)을 형성할 수 있다. 상기 절연층(120a) 상에 게이트 전극층(GEL)을 형성할 수 있다.
상기 절연층(120a)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 덮으며, 상기 액티브 패턴(ACT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 절연층(120a)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 충분히 덮을 수 있으며, 상기 액티브 패턴(ACT)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다.
상기 게이트 전극층(GEL)은 상기 절연층(120a) 상에 형성될 수 있다. 일 실시예에 있어서, 상기 게이트 전극층(GEL)은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함할 수 있다.
상기 게이트 전극층(GEL) 상에 제1 및 제2 포토레지스트 패턴(PR1, PR2)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)은 상기 게이트 전극층(GEL) 및 상기 절연층(120a)을 패터닝하여 후술하는 게이트 전극 및 스토리지 커패시터의 제1 커패시터 전극을 형성하는데 사용될 수 있다. 상기 제1 및 제2 포토레지스트 패턴(PR1, PR2)은 상기 게이트 전극층(GEL) 상에 포토레지스층을 형성한 후, 이를 노광 및 현상하여 형성할 수 있다.
도 5d를 참조하면, 상기 제1 및 제2 포토레지스트 패턴(PR1, PR2)을 마스크로 이용하여 상기 게이트 전극층(GEL)을 습식 식각(wet etch) 하여 원시 게이트 전극(GEa) 및 제1 커패시터 전극(CE1)을 형성할 수 있다.
도 5e를 참조하면, 상기 제1 포토레지스트 패턴(PR1) 및 상기 원시 게이트 전극(GEa)을 마스크로 이용하여 상기 절연층(120a)을 건식 식각(dry etch)하여 절연 패턴(120)을 형성할 수 있다.
이때, 상기 절연 패턴(120)을 마스크로 이용하여 상기 액티브 패턴(ACT)의 일부를 금속화 하는 금속화 공정을 진행하여, 소스 영역 및 드레인 영역을 형성할 수 있다. 이에 따라 상기 소스 영역 및 상기 드레인 영역 사이에는 채널 영역이 형성될 수 있다.
이때, 상기 액티브 패턴(ACT)에 포함된 인듐(In) 성분이 상기 절연 패턴(120)의 노출된 측면 상에 부산물(LP)로 형성될 수 있다. 상기 부산물(LP)은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함하여 도전성을 가지며, 이에 따라, 게이트 전극과 산화물 반도체 간에 누설 전류가 흐르는 경로(Leakage Path)를 형성하여, 박막트랜지스터의 전기적 특성을 저하시킬 수 있다.
도 5f를 참조하면, 상기 제1 포토레지스터 패턴(PR1)을 마스크로 이용하여 상기 원시 게이트 전극(GEa)의 측면을 습식 식각하여 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 전극(GE)의 폭은 상기 원시 게이트 전극(GEa)의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극(GEa)이 제거된 부분에 대응하는 상기 절연 패턴(120)의 상면에는 상기 부산물(LP)이 존재하지 않는 누설 전류 프리(free) 영역(LF)이 형성될 수 있다. 이에 따라, 상기 부산물(LP)을 통해 상기 누설 전류가 흐르는 경로가 차단되어, 상기 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 5g를 참조하면, 상기 포토레지스트 패턴(PR)을 제거할 수 있다. 상기 게이트 전극(GE) 상에 층간 절연층(130)을 형성할 수 있다. 상기 층간 절연층(130) 상에 소스 전극(SE) 드레인 전극(DE) 및 제2 커패시터 전극(CE2)을 형성할 수 있다. 이에 따라, 상기 액티브 패턴(ACT), 상기 게이트 전극(GE) 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT) 및 상기 제1 및 제2 커패시터 전극(CE1, CE2)을 포함하는 스토리지 커패시터(CST)를 형성할 수 있다.
이후, 제1 절연층(140), 컨택 패드(CP), 제2 절연층(150), 화소 정의막(PDL), 발광 구조물(180), 박막 봉지층(190)을 형성할 수 있다. 상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다. 상기 제1 절연층(140), 상기 컨택 패드(CP), 상기 제2 절연층(150), 상기 화소 정의막(PDL), 상기 발광 구조물(180) 및 상기 박막 봉지층(190)은 알려진 다양한 방법에 의해 형성될 수 있으며, 이에 따라, 상기 표시 장치가 제조될 수 있다. 또한, 상기 표시 장치의 구조는 도시된 형태와 달리, 알려진 다양한 구조를 가질 수 있을 것이다.
한편, 여기서 상기 박막 트랜지스터는 도시된 형태와 달리 도 1 내지 4에 나타난 제조 방법들을 이용하여 형성할 수도 있을 것이다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들을 형성하는데에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 버퍼층
120: 절연 패턴 ACT: 액티브 패턴
SE: 소스 전극 DE: 드레인 전극

Claims (20)

  1. 기판 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계;
    상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 원시 게이트 전극을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 원시 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하는 단계; 및
    상기 포토레지스터 패턴을 이용하여 상기 원시 게이트 전극의 측면을 습식 식각하여 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함하고,
    상기 화합물 반도체는 인듐(In)을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제1 항에 있어서,
    상기 절연 패턴을 형성하는 단계에서는, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제3 항에 있어서,
    상기 절연 패턴을 형성하는 단계에서는,
    상기 절연 패턴의 노출된 측면 상에 도전성을 갖는 부산물이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 제4 항에 있어서,
    상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제4 항에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극의 폭은 상기 원시 게이트 전극의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극이 제거된 부분에 대응하는 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제6 항에 있어서,
    상기 게이트 전극층은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하고,
    상기 게이트 전극층의 상기 제1 층은 산화 아연(ZnO)을 포함하고, 상기 제2 층은 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제4 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후에,
    상기 게이트 전극에 의해 커버되지 않는 상기 절연 패턴의 상면의 일부를 건식 식각으로 제거하여, 상기 절연 패턴 상에 단차를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 게이트 전극층은 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하고,
    상기 게이트 전극을 형성하는 단계에서는,
    상기 제1 층은 상기 습식 식각에 제거되지 않고, 상기 제2 층만 제거되어, 상기 제1 층의 일부가 상기 절연 패턴 상에 노출되고,
    상기 단차를 형성하는 단계에서는,
    상기 노출된 상기 제1 층의 일부가 제거되어, 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제4 항에 있어서,
    상기 부산물을 제거하는 세정 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함하고,
    상기 세정 단계에서는, 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물을 제거하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제1 항에 있어서,
    상기 게이트 전극 상의 포토레지스트 패턴을 제거하는 단계;
    상기 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 통해 상기 액티브 패턴을 노출하는 컨택홀들을 형성하는 단계; 및
    상기 컨택홀들을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 기판 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계;
    상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 게이트 전극을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하고, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 소스 및 드레인 영역을 형성하는 단계에서 상기 절연 패턴의 노출된 측면 상에 형성되는 도전성을 갖는 부산물을 세정액을 이용하여 세정하는 세정 단계를 포함하는 박막 트랜지스터의 제조 방법.
  14. 제13 항에 있어서,
    상기 부산물은 상기 액티브 패턴으로부터 재증착(re-deposition)되어 형성되며, 인듐(In)을 포함하고,
    상기 세정 단계에서는, 상기 인듐을 식각할 수 있는 식각액을 포함하는 세정액을 이용하여 상기 부산물을 제거하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 기판 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 절연층 및 게이트 전극층을 순차적으로 형성하는 단계;
    상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는단계;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 전극층을 습식 식각 하여 원시 게이트 전극을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 원시 게이트 전극을 이용하여 상기 절연층을 건식 식각하여 절연 패턴을 형성하는 단계;
    상기 포토레지스터 패턴을 이용하여 상기 원시 게이트 전극의 측면을 습식 식각하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상의 포토레지스트 패턴을 제거하는 단계;
    상기 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 통해 상기 액티브 패턴을 노출하는 컨택홀들을 형성하는 단계;
    상기 컨택홀들을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하여, 상기 게이트 전극, 상기 액티브 패턴, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 발광 구조물을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함하고, 상기 화합물 반도체는 인듐(In)을 포함하고,
    상기 절연 패턴을 형성하는 단계에서는, 상기 절연 패턴에 의해 커버되지 않는 상기 액티브 패턴의 일부를 금속화하여 소스 영역 및 드레인 영역을 형성하고, 상기 절연 패턴의 노출된 측면 상에 도전성을 갖는 부산물이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극의 폭은 상기 원시 게이트 전극의 폭 보다 좁게 형성되어, 상기 원시 게이트 전극이 제거된 부분에 대응하는 상기 절연 패턴의 상면에는 상기 부산물이 존재하지 않는 누설 전류 프리(free) 영역이 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 기판;
    상기 기판 상에 배치되고 소스 영역, 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴의 상기 채널 영역 상에 배치되고, 상기 소스 및 드레인 영역에 인접하고 제1 높이를 갖는 제1 부분과 상기 제1 높이 보다 높은 제2 높이를 갖는 제2 부분을 포함하여 상면에 단차가 형성된 절연 패턴; 및
    상기 절연 패턴의 상기 제2 부분 상에 배치되고, 제1 층 및 상기 제1 층 상에 배치되고, 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하는 게이트 전극; 및
    상기 게이트 전극 및 상기 절연 패턴을 커버하는 층간 절연층을 포함하는 박막 트랜지스터 기판.
  19. 제18 항에 있어서,
    상기 게이트 전극층의 상기 제1 층은 산화 아연(ZnO)을 포함하고, 상기 제2 층은 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제19 항에 있어서,
    상기 액티브 패턴은 산소 이온을 포함하는 화합물 반도체를 포함하고,
    상기 화합물 반도체는 인듐(In)을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
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