JP2012524413A - 金属Ｈｉｇｈ−ｋＦＥＴのためのデュアル金属およびデュアル誘電体集積 - Google Patents

金属Ｈｉｇｈ−ｋＦＥＴのためのデュアル金属およびデュアル誘電体集積 Download PDF

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Abstract

【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。
【選択図】図１

Description

本開示は一般にマイクロエレクトロニクスに関する。一つの実施形態において、本発明は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）中のゲート構造に関する。
電解効果トランジスタ（ＦＥＴ）は、電子工業において、アナログおよびデジタル電気信号双方に関連するスイッチング、増幅、フィルタリングおよび他の目的のため広く使われている。これらの中で最も一般的なのは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳ）で、トランジスタでは、ゲート構造に電圧が加えられると、下側に配置された半導体本体のチャネル領域に電界が生成され、これによって、電子が半導体本体のソース領域とドレイン領域との間のチャネルを通過して移動することが可能になる。相補型ＭＯＳ（ＣＭＯＳ）デバイスは、半導体工業で広範に使用されるようになっており、ｎ型およびｐ型（ＮＭＯＳおよびＰＭＯＳ）トランジスタ双方がロジックおよび他の回路を作製するために用いられている。
半導体デバイス製造における継続的な傾向には、電気デバイスの形状の低減（縮小）およびデバイスのスイッチング・スピードおよび電力消費に関するデバイス・パフォーマンスの向上が含まれる。ＭＯＳトランジスタのパフォーマンスは、ゲート長またはチャネル長として知られる、デバイスのゲート導体下側のソース領域とドレイン領域との間の距離を縮小すること、および、半導体表面上に形成されるゲート誘電体の層の厚さを低減することによって向上することができる。しかしながら、ＳｉＯ２ゲート誘電体の厚さを低減できる程度には、電気的および物理的な限界がある。
上記から、昨今のＭＯＳおよびＣＭＯＳトランジスタサイズ縮小努力は、ＳｉＯ２より大きな誘電率（例、約３．９より大きい）を有するＨｉｇｈ−ｋ誘電体材料に焦点があてられており、これらの材料は、縮小されたＳｉＯ２よりも厚い層を形成でき、それでも同等な電界効果パフォーマンスを生成する。かかるＨｉｇｈ−ｋ誘電体材料の相対的電気パフォーマンスは、しばしば等価酸化膜厚（ＥＯＴ）で表現される。というのは、Ｈｉｇｈ−ｋ材料層は、より厚くすることができ同時にＳｉＯ２のずっと薄い層と同等な電気的効果を提供できるからである。誘電率「ｋ」が二酸化ケイ素より高いので、より厚いＨｉｇｈ−ｋ誘電体層を用いて、トンネル漏洩電流を低減しながら、同時に、熱成長ＳｉＯ２のより薄い層と同等な電気的パフォーマンスを実現することができる。
ハフニウム・ベースのＨｉｇｈ−ｋ／金属ゲート・スタックは、ＳｉＯＮ／ポリＳｉゲート・スタックの一つの代替手段である。Ｈｉｇｈ−ｋ誘電体は、そのより高い誘電率のおかげでＳｉＯＮに対して大きなスケーリング幅を提供するが、これらゲート・スタックの誘電率の効果は、ハフニウム・ベースのＨｉｇｈ−ｋゲート誘電体と、通常、ハフニウム・ベースのＨｉｇｈ−ｋゲート誘電体がその上に形成されるシリコン・ベースの基板との間の、ＳｉＯ２様の低誘電率の界面層の熱力学的に有利な成長によって抑制される。
ゲート構造を形成する方法が提供され、一つの実施形態において、該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とゲート誘電体上の第一金属ゲート導体とを包含する、ゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出させるステップであって、第一金属ゲート導体の残りの部分は第二導電型領域中に所在する、該ステップと、第一導電型領域中に所在するゲート誘電体および第二導電型領域中に所在する第一金属ゲート導体を窒化するステップと、少なくとも第一導電型領域中に所在するゲート誘電体の上に第二金属ゲート導体を形成するステップと、を含む。
別の実施形態において、ゲート構造を形成する方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とゲート誘電体の上の第一金属ゲート導体とを包含する、ゲート・スタックを形成するステップと、第二導電型領域上を覆うエッチング・マスクを形成し、第一導電型領域は露出させておく、マスクを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出させるステップと、エッチング・マスクを除去するステップと、第一導電型領域中に所在するゲート誘電体、および第二導電型領域中に所在する第一金属ゲート導体に対し窒素ベースのプラズマを印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体の上に第二金属ゲート導体を形成するステップと、を含む。
さらなる実施形態において、該方法は、ｎ型デバイス領域およびｐ型デバイス領域を包含する基板を用意するステップと、ｎ型デバイス領域およびｐ型デバイス領域の上のゲート誘電体、並びにゲート誘電体の上の第一金属ゲート導体を包含するゲート・スタックを形成するステップと、ｐ型デバイス領域の上にエッチング・マスクを形成し、ｎ型デバイス領域は露出させておく、マスクを形成するステップと、第一金属ゲート導体のｎ型デバイス領域中に所在する部分を除去して、ｎ型デバイス領域中に所在するゲート誘電体を露出させるステップと、エッチング・マスクを除去するステップと、ｎ型デバイス領域中に所在するゲート誘電体、およびｐ型デバイス領域中に所在する第一金属ゲート導体に対し窒素ベースのプラズマを印加するステップと、少なくともｎ型デバイス領域中に所在するゲート誘電体の上に第二金属ゲート導体を形成するステップと、を含む。
別の態様において、半導体デバイスが提供される。該半導体デバイスは、概してｐ型デバイス領域およびｎ型デバイス領域を包含する基板と、基板上に所在し窒化された上面を有するＨｆ含有ゲート誘電体およびＨｆ含有ゲート誘電体の窒化された上面直上のゲート導体を包含するゲート構造を含む、ｎ型デバイス領域中に存在する少なくとも一つのｎＦＥＴと、基板上に所在しほぼ窒化のない上面を有するＨｆ含有ゲート誘電体およびほぼ窒化のない上面を有するＨｆ含有ゲート誘電体直上のゲート導体を包含するゲート構造を含む、ｐ型デバイス領域中に存在する少なくとも一つのｐＦＥＴであって、少なくとも一つのｐＦＥＴのゲート構造中のゲート導体の上面は窒化された上面である、少なくとも一つのｐＦＥＴと、を含む。
以下の詳細説明は、これは例示目的で提示するものであり本発明をこれだけに限定する意図はないが、添付の図面と併せ読むことにより最善に理解できよう。図中の同じ参照番号は同じエレメントおよび部分を表す。
第一導電型領域すなわちｎ型デバイス領域および第二導電型領域すなわちｐ型デバイス領域と、基板の上のゲート誘電体およびゲート誘電体の上の第一金属ゲートを包含するゲート・スタックとを含む基板を示す側面断面図である。 第二導電型領域の上にエッチング・マスクを形成するステップを示す側面断面図であり、第一導電型領域は露出されている。 第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出させるステップを示す側面断面図であり、金属ゲート導体の残りの部分は第二導電型領域中に所在する。 本発明の一つの実施形態による、エッチング・マスクを除去するステップを示す側面断面図である。 第一導電型領域中に所在するゲート誘電体および第二導電型領域中に所在する第一金属ゲート導体に対し窒素ベースのプラズマを印加するステップを示す側面断面図である。 少なくとも第一導電型領域中に所在するゲート誘電体の上に第二金属ゲート導体を形成するステップを示す側面断面図である。 図６に示す構造体から半導体デバイスを形成する一つの実施形態を示す側面断面図である。
上記の図面は、本発明のいくつかの実施形態を表すものであり、例示目的だけのために提示され、本発明の範囲をこれらだけに限定することは意図されていない。
本発明は、一つの実施形態において、例えば電界効果トランジスタ（ＦＥＴ）など、半導体デバイスの導電型に合わせたスレショルド電圧を持つ金属ゲート導体／Ｈｉｇｈ−ｋ誘電体のスタックを有する半導体デバイスにゲート構造を形成する方法を提供するものであり、以下の論考および本出願に添付の図面を参照しながら、そのさらなる詳細を以降に説明する。なお、本出願の図面は、例示目的のためだけに提示されるものであり、しかしてこれら図面は一定の縮尺では描かれていない。
以下の説明において、本発明の徹底した理解を提供するために、特定の構造、コンポーネント、材料、寸法、処理ステップ、および技法など、数多くの具体的な詳細が示される。しかしながら、当業者は、これらの具体的な詳細がなくても本発明を実践できることをよく理解していよう。他の事例では、本発明が分かりにくくなるのを回避するため、周知の構造または処理ステップは詳細に説明されていない。本発明の方法および構造を説明するに際し、別段の指定がなければ、以下の用語は以下の意味を有する。
本明細書で用いる「半導体デバイス」とは、ドープされた真性半導体、すなわち、その中にドーピング・エージェントが導入され、真性半導体とは異なる電気特性を付与された半導体をいう。ドーピングとは、真性半導体にドーパント原子を加えることをいい、これにより、熱平衡にある真性半導体の電子と正孔キャリヤとの濃度が変化する。真性半導体中の支配的なキャリヤ濃度によって、半導体はｎ型もしくはｐ型半導体に分類される。
本明細書で用いる用語「導電型」および「伝導性領域」は、ｐ型またはｎ型にドープされた半導体を表す。
本明細書で用いる「Ｐ型」は、シリコンなどＩＶ族半導体へのホウ素、アルミニウム、またはガリウムの添加など、価電子の欠乏を生じさせる不純物を真性半導体に添加することをいう。
本明細書で用いる「Ｎ型」とは、シリコンなどＩＶ族半導体へのアンチモン、ヒ素、またはリンの添加など、自由電子を提供する不純物を真性半導体に添加することをいう。
本明細書で用いる「電界効果トランジスタ（ＦＥＴ）」とは、出力電流、すなわちソース−ドレイン電流が、ゲートに印加される電圧によって制御されるトランジスタである。電界効果トランジスタは３つの端子、すなわち、ゲート、ソース、およびドレインを有する。
本明細書で用いる用語「ドレイン」とは、電界効果トランジスタ（ＦＥＴ）中のチャネルの終端に位置する、半導体基板のドープされた領域をいい、キャリヤはドレインを通ってトランジスタ外に流れ出る。
本明細書で用いる用語「ソース」とは、そこから多数キャリヤがチャネル中に流入するドープ領域である。
本明細書で用いる用語「チャネル」とは、金属酸化物半導体トランジスタのソースとドレインとの間の領域で、トランジスタがオンされると導電性になる。
「ゲート構造」とは、電界効果トランジスタ（ＦＥＴ）など半導体デバイスの出力電流（すなわち、チャネル中のキャリヤの流れ）を制御するために用いられる構造をいう。
本明細書で用いる用語「ゲート導体」とは、ゲート誘電体の上に配置される、１０−４Ω−ｃｍ〜１０−６Ω−ｃｍのバルク抵抗率を有する材料を表す。
本明細書で用いる「金属」とは導電材料であり、金属中で原子は金属結合力によって結合していて、金属伝導のエネルギー帯構造と価電子帯とはオーバーラップしており従ってエネルギ・ギャップがない。
金属ゲート導体などの金属の窒化、またはゲート誘電体などの誘電体の窒化に関連する用語、「窒化された」、「窒化する」および「窒化するため」は、窒素が、外部源泉から、材料、すなわち誘電体または金属中に取り入れられることを意味する。
本明細書で用いる「ｐＦＥＴ」とは、ホウ素、アルミニウム、またはガリウムなどの不純物を真性Ｓｉ基板に添加し、真性半導体に価電子の欠乏を生じさせることによって生成されたソース／ドレイン領域を有する電界効果トランジスタをいう。
本明細書で用いる「ｎＦＥＴと」は、アンチモン、ヒ素、またはリンの真性シリコン基板への添加など、自由電子を提供する不純物を真性半導体に添加することによって生成されたソース／ドレイン領域を有する電界効果トランジスタをいう。
本明細書で用いる「ゲート誘電体」とは、半導体デバイス基板とゲート導体との間の誘電体の層である。
本明細書で用いる用語「誘電体」とは、絶縁特性有する非金属材料を表す。
本明細書で用いる「絶縁」とは、約１０−１０（Ω−ｍ）−１より小さい常温導電率をいう。
本明細書で用いる「Ｈｉｇｈ−ｋ」とは、３．９より高い誘電率（ｋ）特性を有する誘電体材料を表す。
用語「窒素ベース・プラズマ」とは、酸素またはフッ素または他の一切の種の意図的な導入のない、Ｎ２とＨ２との混合体を含むプラズマ処理をいう。
本明細書で用いる「プラズマ」とは、荷電粒子、すなわち、少なくとも一つの電子を剥奪された粒子の集合である。プラズマ中の粒子は（一般には電子を剥奪されることによって）帯電しているので、しばしば「電離ガス」ともいわれる。
以降の説明目的のため、用語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「底部」およびこれらの派生語は、本発明に関しては作図上の方向をいうものとする。
さらに、層、領域、または基板としてのエレメントが、別のエレメント「の上に」または「に亘って」または「を覆って」または「の下に」または「の下に位置して」または「上に」あると表現されている場合、それが他方エレメントに対し直接のこともあり、介在エレメントが存在することもあるのは理解されよう。これに対し、エレメントが別のエレメントに対し「直接上に」または「直接覆って」または「直接物理的に接触して」いると表現されている場合、介在エレメントは存在しない。
本明細書中の、「一つの実施形態」、「ある実施形態」、「ある例示的実施形態」などへの参照は、説明対象の実施形態が、ある特定の特質、構造、または特性を含み得ることを示すが、あらゆる実施形態が、必ずこれらの特定の特質、構造、または特性を含んでいるわけではない。また、かかる表現が必ずしも同一の実施形態を参照しているわけでもない。さらに、ある特定の特質、構造、または特性が、ある実施形態に関連付けて説明されている場合、明示での説明があるかどうかにかかわらず、かかる特質、構造、または特性を他の実施形態に関連付けて考及するのは当業者の認識内であると思われる。
一つの実施形態において、本発明は、基板５がＮ２またはＮ２／Ｈ２（以下、Ｎ／Ｈ）プラズマを含む雰囲気にさらされる、ある方法を提供する。このステップにおいて、ＮまたはＮ／Ｈプラズマの印加は、後でｎ型伝導性半導体デバイスが形成される基板の部分に存在するゲート誘電体を窒化し、後でｐ型伝導性半導体デバイスが形成される基板の部分に存在する金属ゲート導体を窒化する。窒化されたゲート誘電体は、デバイス寸法依存性の再成長を軽減し、ｐＦＥＴのバンド端（４．９ｅＶ〜５．２ｅＶ）に向けてより高い仕事関数の方向への望ましいスレショルド電圧（Ｖｔ）のシフトをもたらすことによって、ｎ型半導体デバイスのデバイス・パフォーマンスを向上することができる。窒化された金属ゲート導体は、Ｎの分量とともに増加する仕事関数を増大させ、これにより、ｐ型半導体デバイスに対し望ましい４．９ｅＶ〜５．２ｅＶのｐＦＥＴ仕事関数と整合する望ましいスレショルド電圧（Ｖｔ）を得ることによって、ｐ型半導体デバイスのデバイス・パフォーマンスを向上することができる。
最初に図１〜７を参照すると、これらは、相補型金属酸化膜半導体（ＣＭＯＳデバイス）のゲート構造を形成するためのプロセスの一つの実施形態を示している。一つの実施形態において、この方法は、例えばｎ型デバイス領域などの第一導電型領域１０および例えばｐ型デバイス領域などの第二導電型領域１５を包含する基板５を用意するステップを含み、ゲート・スタック５５は、第一導電型領域１０および第二導電型領域１５の上に在るゲート誘電体２０と、ゲート誘電体２０上を覆って存在する第一金属ゲート導体６０とを含む。次のステップにおいて、第一金属ゲート導体６０の、第一導電型領域１０中に所在する部分が除去されて、下に配置されたゲート誘電体２０が露出される。一つの実施形態において、第一金属ゲート導体６０の部分を除去するステップは、第二導電型領域１５を覆うエッチング・マスク２４を形成し、第一導電型領域１０は露出させておく、マスクを形成するステップと、例えばエッチングによって、第一金属ゲート導体６０の第一導電型領域１０を覆う部分を除去して、ゲート誘電体２０の第一導電型領域１０中に所在する部分を露出させるステップと、を含む。エッチング・マスク２４が存在する場合はそれが除去され、次いで窒素ベース・プラズマ５０が印加されて、第一伝導性デバイス領域１０中のゲート誘電体２０の露出された部分、および第二導電型領域１５中に所在する第一金属ゲート導体６０の残りの部分が窒化される。以下に、前述の方法および構造の内容をさらに詳細に説明する。
一つの実施形態において、第一導電型領域１０は、後で形成されるｎＦＥＴデバイスのための部位を備え、第二導電型領域１５は、後で形成されるｐＦＥＴデバイスのための部位を備えている。別の実施形態において、第一導電型領域１０は、後で形成されるｐＦＥＴデバイスのための部位を備え、第二導電型領域１５は、後で形成されるｎＦＥＴデバイスのための部位を備えている。
本発明で用いられる基板５は、以下に限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他の全てのＩＩＩ／Ｖ族またはＩＩ／ＶＩ族化合物の半導体を含む、任意の半導体材料とすることができる。また、基板５には、有機半導体、またはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの層状半導体を含めることができる。本発明のいくつかの実施形態において、基板５は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料から成る。基板５は、ドープすることもドープしないことも、その中にドープ領域と非ドープ領域とを含めることもできる。
また、基板５には、第一ドープ（ｎ型またはｐ型）領域、および第二ドープ（ｎ型またはｐ型）領域を含めることもできる。簡明化のため、本出願の図面中では、ドープされた領域を特定して示していない。第一ドープ領域と第二ドープ領域とは、同一とすることもでき、これらに相異なる伝導性もしくはドーピング濃度またはその両方を持たせることもできる。これらのドープ領域は「ウエル」として知られる。
一つの実施形態において、基板５内に、通常少なくとも一つの分離領域１が存在する。少なくとも一つの分離領域１は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者には周知のトレンチ分離プロセスを利用して形成される。例えば、トレンチ分離領域形成には、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチ充填を用いることができる。随意的に、トレンチ充填に先立ってトレンチ中にライナを形成することができ、トレンチ充填後に緻密化ステップを実施することができ、さらにトレンチ充填後に平坦化処理を行うことができる。フィールド酸化膜は、シリコンの局部酸化処理を利用して形成することができる。なお、少なくとも一つの分離領域１は、隣接する第一導電型領域１０と第二導電型領域１５との間の分離を提供するもので、通例、隣接するゲートが反対型の伝導性を有するときに必要となる。一つ実施形態において、半導体領域は、基板５の、２つの分離領域１の間に位置する部分として定義される。
さらに図１を参照すると、基板５内に少なくとも一つの分離領域１を形成した後に、ゲート・スタック５５が、基板５の第一導電型領域１０および第二導電型領域１５の上に形成される。図示のように、ゲート・スタック５５は、少なくとも、ゲート誘電体２０とゲート誘電体２０の上に配置されたゲート導体６０とを含む。ゲート・スタック５５のゲート誘電体２０は、基板５の表面上に形成することができる。一つの実施形態において、ゲート誘電体２０は、基板５の第一導電型領域１０および第二導電型領域１５の上に形成される。一つの実施形態では、ゲート誘電体２０は、Ｈｉｇｈ−ｋゲート誘電体材料から成る。別の実施形態において、Ｈｉｇｈ−ｋ誘電体材料は、例えば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成される。別の実施形態では、Ｈｉｇｈ−ｋ誘電体材料は、例えば、化学気相堆積（ＣＶＤ）、プラズマ・アシストＣＶＤ、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、および他の類似の堆積プロセスなどの堆積プロセスによって形成される。また、Ｈｉｇｈ−ｋ誘電体材料は、上記プロセスの任意の組み合わせを利用しても形成することができる。
ゲート誘電体２０として用いられるＨｉｇｈ−ｋ誘電体材料には、４．０より大きな誘電率を有する絶縁材料が含まれる。典型的には、Ｈｉｇｈ−ｋ誘電体材料は７．０より大きな誘電率を有する。具体的には、本発明中のゲート誘電体２０のため用いられるＨｉｇｈ−ｋ誘電体材料には、以下に限らないが、酸化物、窒化物、酸窒化物、もしくは金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩、またはこれらの複数が含まれる。一つの実施形態において、Ｈｉｇｈ−ｋ誘電体材料は、Ｈｆ０２、ケイ酸ハフニウム、および酸窒化ハフニウムシリコンから成る。別の実施形態では、ゲート誘電体２０は、例えば、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３およびこれらの混合物など、酸化物から成るＨｉｇｈ−ｋ誘電体材料を含む。
Ｈｉｇｈ−ｋ誘電体材料の物理的厚さは変化させることができるが、本発明の一つの実施形態では、Ｈｉｇｈ−ｋ誘電体材料は、０．５ｎｍ〜１０ｎｍの範囲の厚さを有し、さらに典型的には０．５ｎｍ〜３ｎｍの厚さである。該材料は、あらかじめ基板５上に堆積されたシリコン酸化物またはシリコン酸窒化物の薄層（約０．１ｎｍ〜１．５ｎｍ）の上に堆積することができる。いくつかの事例では、窒化物層など追加の誘電体層をゲート誘電体２０と基板５との間に配置することができる。
次いで、ゲート誘電体２０上を覆って第一金属ゲート導体６０が形成される。第一金属ゲート導体６０は、ＣＶＤ、プラズマ・アシストＣＶＤ、メッキ、もしくはスパッタリングまたはこれらの複数などの堆積プロセスを使って、ゲート誘電体２０の上に形成され、その後平坦化が行われる。第一金属ゲート導体６０には、以下に限らないが、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、およびＲｅ、並びにＴｉＮ、ＴａＮ、ＭｏＮなど前述の導電性金属元素の少なくとも一つを包含する合金を含め、任意の導電性金属を含めることができる。導電性元素の組み合わせが用いられる場合、随意で、それらの導電性材料の間にＴａＮまたはＷＮなど拡散障壁材料（図示せず）を形成することができる。第一金属ゲート導体６０の厚さＴ１は５ｎｍ〜５０ｎｍの範囲とすることができる。さらに典型的には、第一金属ゲート導体６０の厚さＴ１は７．５ｎｍ〜２０ｎｍの範囲である。
図２を参照すると、第一金属ゲート導体６０の形成後、第二導電型領域１５上のゲート誘電体２０の上に、エッチング・マスク２４が形成される。一つの実施形態において、エッチング・マスク２４の形成は、第一導電型領域１０および第二導電型領域１５の上にフォトレジスト層を堆積することから開始される。フォトレジスト層は、ポジティブ作用のものまたはネガティブ作用のものいずれでもよい。ほとんどのネガティブ作用フォトレジストでは、活性化放射にさらされる被膜層部分は、フォトレジスト組成物の光活性化合物と重合性物質との間の作用によって重合または架橋する。その結果、曝露被膜部分は、非曝露部分よりも現像液に溶けにくい状態になる。ポジティブ作用フォトレジストでは、曝露部分はより現像液に溶けやすい状態になり、一方、曝露されていない領域は比較的に現像液に溶けにくい状態のまま残る。
一般に、フォトレジストの組成物は、少なくとも樹脂結合剤成分と光活性物質とを含む。フォトレジストには、多種多様な高分子または樹脂結合剤を用いることができる。かかる高分子結合剤には、重合成分として、アクリル酸またはメタクリル酸など一種類以上の酸官能性モノマーを含めることができる。
一つの実施形態において、フォトレジスト層はＤＱＮフォトレジストから成る。ＤＱＮフォトレジストは、ジアゾキノン（ＤＱ−感光性成分）およびノボラック（Ｎ−樹脂）を含む２成分フォトレジストである。通例、ジアゾキノンは感光性成分であり、ノボラックは、ｇライン（４３６ｎｍ）およびｉライン（３６５ｎｍ）露光ツールなどと同様の、３００ｎｍ露光波長より大きな波長には十分な感光性がない。フォトレジストは液状または乾燥膜いずれとすることもできる。液状フォトレジストは、基板上に分注され次いで硬化される。乾燥膜フォトレジストは、通常、基板に積層される。一つの実施形態において、フォトレジスト層はスピンオン技法を用いて堆積される。
基板５の第一導電型領域１０および第二導電型領域１５の上へのフォトレジスト層の形成に続いて、フォトレジスト層は、フォトリソグラフィを使ってパターン形成され、現像されてエッチング・マスク２４が得られる。さらに具体的には、一つの実施形態において、フォトレジスト層をパターン照射に露光させ、次いで化学溶液など従来式のレジスト現像液使って、フォトレジスト中にパターンを現像することによって、パターンが生成される。ポジティブ・レジスト現像では、現像液は、レジスト層中に、フォトリソグラフィ・ツールのレチクル（マスク）の不透明パターン部に対応する穴部を残す。ネガティブ・レジスト現像では、現像液は、レジスト中に、レチクル（マスク）上のものと反対のパターンを残す。パターンの現像は、以下に限らないが、連続スプレー現像およびパドル現像を含む、従来式の現像技法を使って行われる。別の実施形態において、エッチング・マスク２４は、酸化物、窒化物、または酸窒化物材料から成るハード・マスクとすることができる。
エッチング・マスク２４の形成後の一つの実施形態において、第一導電型領域１０および第二導電型領域１５の一方が露出され、フォトレジスト層の残った部分は、第一導電型領域１０もしくは第二導電型領域１５の他方の上を覆って残る。なお、図２には、第二導電型領域１５すなわちｐ型デバイス領域上を覆うフォトレジストの残存部分すなわちエッチング・マスク２４が描かれているが、本発明の方法は、フォトレジストの残存部分すなわちエッチング・マスク２４が第一導電型領域１０すなわちｎ型デバイス領域上を覆う配置である場合にも同様に適用可能である。
図３は、第一導電型領域１０すなわちｎ型デバイス領域中の第一金属ゲート導体６０の露出部分をエッチングし、ゲート誘電体２０上でエッチング停止するステップを示し、エッチング・マスク２４は、第一金属ゲート導体６０の第二導電型領域１５すなわちｐ型デバイス領域中に所在する部分を保護している。一つの実施形態において、エッチング処理は、反応性イオン・エッチングなど、異方性エッチングによって提供される。一つの実施形態では、エッチング処理は、ゲート誘電体２０に対して選択的に、第一金属ゲート導体６０を除去する。一つの事例において、第一金属ゲート導体６０を除去するエッチング処理は、Ｃｌ２およびＡｒから成るエッチング化学剤を含む。第一導電型領域１０中の第一金属ゲート導体６０を除去して下層のゲート誘電体２０を露出した後、図４に示すようにエッチング・マスク２４が除去される。エッチング・マスク２４がフォトレジスト材料から成る場合、該エッチング・マスク２４は酸素灰化を使って除去することができる。
図５を参照すると、次いで、窒素ベース・プラズマ５０が基板５の第一導電型領域１０および第二導電型領域１５に印加され、窒素ベース・プラズマ５０は、第一導電型領域１０すなわちｎ型デバイス領域中のゲート誘電体２０の露出部分の上面もしくは内部またはその両方に窒素含有層２６を生成し、第二導電型領域１５すなわちｐ型デバイス領域中の第一金属ゲート導体６０の残存部分の上面もしくは内部またはその両方に窒素含有層２６を生成する。
一つの実施形態において、窒素ベース・プラズマ５０は、第一導電型領域１０中に所在するゲート誘電体２０を窒化し、第二導電型領域１５中に所在する第一金属ゲート導体６０を窒化して、ゲート誘電体２０の窒素含有量は０％〜５０％の範囲となり、第一金属ゲート導体６０の窒素含有量は０％〜６０％の範囲となる。いくつかの事例において、ゲート誘電体２０の窒素含有量は５０％を上回り得、いくつかの事例において、第一金属ゲート導体６０の窒素含有量は６０％を上回り得る。一つの事例において、第一導電型領域１０中に所在する窒素含有層２６は、ゲート誘電体２０の露出部分の一部であり、ゲート誘電体２０は、該ゲート誘電体の上面から測って１ｎｍ〜１０ｎｍの範囲の厚さを有し、０％〜５０％の範囲の、典型的には１％を超える窒素濃度を有する。別の事例において、ゲート誘電体２０の前述の部分中の窒素濃度は、１０％〜５０％の範囲、典型的には２５％〜５０％の範囲にある。一つの事例において、第二導電型領域１５中に所在する窒素含有層２６は、第一金属ゲート導体６０の残存部分であり、第一金属ゲート導体６０は、該ゲート導体の上面から測って１ｎｍ〜２０ｎｍの範囲の厚さを有し、０％〜６０％の範囲の、典型的には１％を超える窒素濃度を有する。別の事例において、第一金属ゲート導体６０の前述の部分中の窒素濃度は、１０％〜６０％の範囲、典型的には２５％〜６０％の範囲にある。
窒化されたゲート誘電体２０、２６は、デバイス寸法再成長効果を軽減し、望ましいスレショルド電圧（Ｖｔ）のシフトをもたらすことによって、ｎ型半導体デバイスのデバイス・パフォーマンスを向上することができ、電圧シフトは、添加されるＮの分量に依存し必要なシフト量に制御される。窒化された金属ゲート導体２６、６０は、有効仕事関数を、ｐ型半導体デバイスに対する望ましいスレショルド電圧（Ｖｔ）が得られる４．９ｅＶ〜５．２ｅＶの範囲内の値に増大することによって、ｐ型半導体デバイスのデバイス・パフォーマンスを向上することができる。ｎ型半導体デバイスの有効仕事関数は、４．１ｅＶ〜４．３ｅＶの範囲である。
一つの実施形態において、上面／内部に存在する窒化物含有層２６を有するゲート誘電体２０を組み込んだｎ型半導体デバイスは、約０．０ｍＶ〜約３００ｍＶの範囲のスレショルド電圧を有し得る。一つの実施形態では、上面／内部に存在する窒化物含有層２６を有する第一金属ゲート導体６０を組み込んだｐ型半導体デバイスは、約０．０ｍＶ〜約３００ｍＶの範囲のスレショルド電圧を有し得る。
一つの実施形態において、窒素ベース・プラズマ５０はＮ２／Ｈ２から成る。窒素ベース・プラズマには、Ｏ２およびＳｉから成るラジカルをさらに含めることができる。一つの実施形態では、窒素ベース・プラズマ５０は、Ｎ２／Ｈ２中１％〜１０％のＨ２から成り、Ｏ２はほとんど含まない。一つの実施形態では、窒素ベース・プラズマ５０のＯ２含有量は０．０１％より少ない。別の実施形態では、窒素ベース・プラズマ５０のＯ２含有量は０．５％より少ない。他の実施形態では、窒素ベース・プラズマ５０はＯ２を全く含有しない。
一つの事例において、窒素ベース・プラズマ５０のフッ化物含有量は０．５％以下である。別の事例において、窒素ベース・プラズマ５０はフッ化物をまったく含有せず、０．０％である。一つの実施形態において、窒素ベース・プラズマ５０の流量は、２，０００ｓｃｃｍ（約３．３×１０−５ｍ３／秒）〜１１，０００ｓｃｃｍ（約１８．４×１０−５ｍ３／秒）の範囲である。別の実施形態において、窒素ベース・プラズマ５０の流量は、８，０００ｓｃｃｍ（約１３．４×１０−５ｍ３／秒）〜１０，０００ｓｃｃｍ（約１６．７×１０−５ｍ３／秒）の範囲である。典型的には、窒素ベース・プラズマ５０のＲＦ電力は１，０００Ｗ〜３，０００Ｗの範囲である。さらに典型的には、窒素ベース・プラズマ５０のＲＦ電力は１，５００Ｗ〜２，５００Ｗの範囲である。まださらに典型的には、窒素ベース・プラズマ５０のＲＦ電力は５００Ｗ〜５，０００Ｗの範囲である。
一つの実施形態において、窒素ベース・プラズマ５０の印加中の温度は約室温から３００℃までの範囲である。別の実施形態において、窒素ベース・プラズマ５０の印加中の温度は２５℃〜３５０℃の範囲である。さらなる実施形態において、窒素ベース・プラズマ５０の印加中の温度は１００℃〜３００℃の範囲である。
図６を参照すると、窒素含有プラズマ５０の印加に続いて、第一導電型領域１０および第二導電型領域１５中の窒化物含有層２６の上に、第二金属ゲート導体６５を堆積することができる。第二金属ゲート導体６５は、例えばスパッタリングまたはメッキなどの物理気相堆積（ＰＶＤ）によって堆積することができる。一つの事例において、第二金属ゲート導体６５は、ＴａＮ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮまたはこれらの組み合わせから成る。別の事例において、第二金属ゲート導体６５は、１ｎｍ〜５０ｎｍの範囲の厚さを有する。
図７を参照すると、第二金属ゲート導体６５の形成に続き、第一導電型領域１０および第二導電型領域１５を処理して半導体デバイスを提供することができる。窒化されたゲート誘電体２０、２６（第一導電型領域１０中に所在する、窒素含有層２６を包含するゲート誘電体２０の部分ともいえる）は、ｎ型電界効果トランジスタ（ＦＥＴ）に対するゲート構造のゲート誘電体を提供することができる。例えば、電界効果トランジスタ（ＦＥＴ）は、窒化ゲート誘電体２０の上の第一金属ゲート導体６０を包含するゲート構造を含んで形成される。ｎＦＥＴは、窒化チタン（ＴｉＮ）から成る第一金属ゲート導体６０、および、酸化ハフニウム（ＨｆＯ２）などのＨｉｇｈ−ｋ誘電体材料から成る窒化されたゲート誘電体２０、２６を含めて形成することができ、第一金属ゲート導体６０と窒化されたゲート導体２６、６０との界面に酸化アルミニウム（ＡＬ２Ｏ３）の層を配置することができる。一つの事例において、ｎＦＥＴは、窒化タングステン（ＷＮ）から成る金属ゲート導体と、ＨｆＯ２から成るＨｉｇｈ−ｋ誘電体材料２０とを含む。ｐＦＥＴは、窒化チタン（ＴｉＮ）から成る窒化された第一金属ゲート導体２６、６０（第二導電型領域１５中に所在する、窒素含有層２６を包含する第一金属ゲート導体６０の残りの部分ともいえる）、および酸化ハフニウム（ＨｆＯ２）から成るゲート誘電体２０を含めて形成することができ、窒化された第一金属ゲート導体２６、６０とゲート誘電体２０との界面に酸化タンタル（ＴａＯ）の層を配置することができる。
一つの実施形態において、第二金属ゲート導体６５、窒素含有層２６、第一金属ゲート導体６０、およびＨｉｇｈ−ｋ誘電体材料２０を含む層状スタックは、パターン形成されエッチングされて、基板５の第一伝導性領域１０中の第一ゲート構造７０と、第二伝導性領域１５中の第二ゲート構造８０とが得られる。第一ゲート構造７０は、窒化されたゲート誘電体２０、２６および第二金属ゲート導体６５を含み、第二ゲート構造８０は、Ｈｉｇｈ−ｋ誘電体材料２０、窒化されたゲート導体２６、６０および第一金属ゲート導体６０を含む。
さらに具体的には、一つの実施形態において、ゲート・スタック７０、８０を形成するステップは、図６に示された構造体全体の上にフォトレジストの層（図示せず）を堆積するステップを含み得る。次いで、フォトレジスト層が選択的にパターン形成、現像され、後で形成されるゲート・スタック７０、８０に対応する、第二金属ゲート導体６５／第一金属ゲート導体６０／Ｈｉｇｈ−ｋ誘電体材料２０の層状スタック部分を保護する、フォトレジスト・マスク（エッチング・マスク）（図示せず）が得られる。次いで、金属ゲート導体６０／Ｈｉｇｈ−ｋ誘電体材料２０の層状スタックの露出された領域がエッチングされ、一方、フォトレジスト・マスクの下に位置する領域は保護されて、ＦＥＴデバイスに対応するゲート・スタック７０、８０が得られる。ゲート・スタックの形成の後、酸素灰化などの剥離処理によってフォトレジスト・マスクが除去される。
次の処理ステップにおいて、基板５の第一伝導性領域１０および第二伝導性領域１５中に、拡張ソースおよびドレイン領域８５を形成することができる。次いで、図７に示すように、第一ゲート構造７０および第二ゲート構造８０に隣接してソースおよびドレイン・オフセット・スペーサ９０を形成することができ、基板５の第一伝導性領域１０および第二伝導性領域１５中に、ディープ・ソースおよびドレイン領域９５が形成される。
一つの実施形態において、前述の方法により、図７に示す半導体デバイスが得られる。半導体デバイスは、ｎ型デバイス領域（第一伝導性領域１０）およびｐ型デバイス領域（第二伝導性領域１５）を有する基板５を含み、ｎ型デバイス領域には少なくとも一つのｎＦＥＴが存在し、ｐ型デバイス領域には少なくとも一つのｐＦＥＴが存在する。一つ実施形態において、少なくとも一つのｎＦＥＴの各々は、基板５上に在し窒化された上面を有するＨｆ含有ゲート誘電体（Ｈｉｇｈ−ｋ誘電体２０）と、ＨＦ含有ゲート誘電体の窒化された上面の直接上のゲート導体（第二金属ゲート導体６５）とを包含するゲート構造（ゲート・スタック７０）を含む。一つの実施形態において、少なくとも一つのｐＦＥＴの各々は、基板５上に在し、ほとんど窒化のない上面を有するＨｆ含有ゲート誘電体（Ｈｉｇｈ−ｋ誘電体２０）と、ほとんど窒化のない上面を有するＨＦ含有ゲート誘電体の直接上に所在するゲート導体（第一金属ゲート導体６０）とを包含するゲート構造（ゲート・スタック８０）を含み、少なくとも一つのｐＦＥＴのゲート構造中のゲート導体の上面は、窒化された上面（窒素含有層２６）である。ほとんど窒化がないということは、１０．０％より少ない窒化物、典型的には５・０％より少ない窒化物、さらに典型的には１．０％より少ない窒化物、および、一部の実施形態においては０．０％の窒化物を意味する。一つの実施形態において、該少なくとも一つのｐＦＥＴに対するゲート構造は、窒化された上面を有するゲート導体（第一金属ゲート導体６０）の上面に存在する別のゲート導体をさらに含む。
本発明を、その好適な実施形態に関連させて具体的に提示し説明してきたが、当業者は、本発明の思想および範囲から逸脱することなく、形態および細部について前述および他の変更を加えることが可能なことを理解していよう。従って、本発明は、説明され提示された通りの形態および細部に限定されるものでなく、添付の請求項の範囲内にあることが意図されている。
本発明はマイクロ電子デバイスへの有用性を有する。本発明は、ＭＯＳＦＥＴなどのマイクロ電子デバイスを製造する方法にもさらなる有用性を有する。

Claims (20)

  1. 半導体デバイスを形成する方法であって、
    基板の第一導電型領域（１０）および第二導電型領域（１５）の上に、ゲート誘電体（２０）および第一金属ゲート導体（６０）を含むゲート構造（５５）を形成するステップと、
    前記第一金属ゲート導体の前記第一導電型領域中に所在する部分を除去して、前記第一導電型領域中に所在する前記ゲート誘電体（２０）を露出させるステップであって、前記第一金属ゲート導体の残りの部分（６５）は前記第二導電型領域中に所在する、該ステップと、
    前記第一導電型領域中に所在する前記ゲート誘電体、および前記第二導電型領域中に所在する前記第一金属ゲート導体を窒化するステップ（５０）と、
    少なくとも前記第一導電型領域中に所在する前記ゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、
    を含む、前記方法。
  2. 前記第一導電型領域が処理されて少なくとも一つのｎＦＥＴデバイスが提供され、前記第二導電型領域が処理されて少なくとも一つのｐＦＥＴデバイスが提供される、請求項１に記載の方法。
  3. 前記ゲート誘電体はＨｉｇｈ−ｋゲート誘電体から成る、請求項１に記載の方法。
  4. 前記第一金属ゲート導体の前記第一導電型領域中に所在する前記部分を除去して、前記第一導電型領域中に所在する前記ゲート誘電体を露出させるステップは、前記第二導電型領域上を覆うエッチング・マスクを形成し、前記第一導電型領域は露出させておく、前記マスクを形成するステップと、前記第一金属ゲート導体の前記第一導電型領域中に所在する前記部分を除去して、前記第一導電型領域中に所在する前記ゲート誘電体を露出させるステップと、前記エッチング・マスクを除去するステップとを含む、請求項１に記載の方法。
  5. 前記窒化するステップは、窒素ベース・プラズマを印加するステップを含む、請求項１に記載の方法。
  6. 前記窒素ベース・プラズマを前記印加するステップは、Ｏ２およびＳｉから成るラジカルを包含するＮ２／Ｈ２プラズマをさらに含む、請求項５に記載の方法。
  7. 前記窒素ベース・プラズマは、前記第一導電型領域中に所在する前記ゲート誘電体を窒化し、前記第二導電型領域中に所在する前記第一金属ゲート導体を窒化し、前記ゲート誘電体の窒素含有量は０％〜５０％の範囲にあり、前記第一金属ゲート導体の窒素含有量は０％〜６０％の範囲にある、請求項５に記載の方法。
  8. 前記窒素ベース・プラズマ後に、１０５０℃以下の温度を有するアニール処理をさらに含む請求項１に記載の方法。
  9. 半導体デバイスを形成する方法であって、
    基板の第一導電型領域および第二導電型領域の上に、ゲート誘電体および第一金属ゲート導体を含むゲート・スタックを形成するステップと、
    前記第二導電型領域上を覆ってエッチング・マスクを形成し、前記第一導電型領域は露出させておく、前記マスクを形成するステップと、
    前記第一金属ゲート導体の前記第一導電型領域中に所在する部分を除去して、前記第一導電型領域中に所在する前記ゲート誘電体を露出させるステップと、
    前記エッチング・マスクを除去するステップと、
    前記第一導電型領域中に所在する前記ゲート誘電体、および前記第二導電型領域中に所在する前記第一金属ゲート導体に対し窒素ベース・プラズマを印加するステップと、
    少なくとも前記第一導電型領域中に所在する前記ゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、
    を含む、前記方法。
  10. 前記第一金属ゲート導体は、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、およびＲｅの少なくとも一つを含む、請求項９に記載の方法。
  11. 前記ゲート誘電体は、ＨｆＯ２、ケイ酸ハフニウム、酸窒化ハフニウムシリコン、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、またはこれらの混合物を含む、請求項９に記載の方法。
  12. 前記エッチング・マスクはフォトレジスト材料から成る、請求項９に記載の方法。
  13. 前記窒素ベース・プラズマを前記基板に前記印加するステップはＮ２／Ｈ２プラズマを含む、請求項９に記載の方法。
  14. 前記窒素ベース・プラズマを前記基板に前記印加するステップはＯ２およびＳｉから成るラジカルをさらに含む、請求項９に記載の方法。
  15. 半導体デバイスを形成する方法であって、
    基板のｎ型デバイス領域およびｐ型デバイス領域の上に、ゲート誘電体および第一金属ゲート導体を含むゲート・スタックを形成するステップと、
    前記ｐ型デバイス領域上を覆ってエッチング・マスクを形成し、前記ｎ型デバイス領域は露出させておく、前記マスクを形成するステップと、
    前記金属ゲート導体の前記ｎ型デバイス領域中に所在する部分を除去して、前記ｎ型デバイス領域中に所在する前記ゲート誘電体を露出させるステップと、
    前記エッチング・マスクを除去するステップと、
    前記ｎ型デバイス領域中に所在する前記ゲート誘電体、および前記ｐ型デバイス領域中に所在する前記第一金属ゲート導体に対し窒素ベース・プラズマを印加するステップと、
    少なくとも前記ｎ型デバイス領域中に所在する前記ゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、
    を含む、前記方法。
  16. 前記ｎ型デバイス領域中に、４．１ｅＶ〜４．３ｅＶの範囲の有効仕事関数を有する第一半導体デバイス、および前記ｐ型デバイス領域中に、４．９ｅＶ〜５．２ｅＶの範囲の有効仕事関数を有する第二半導体デバイスを形成するステップをさらに含む請求項１５に記載の方法。
  17. 前記第一金属ゲート導体は高い仕事関数の金属を含み、前記第二金属ゲート導体は低い仕事関数の金属を含む、請求項１６に記載の方法。
  18. ｐ型デバイス領域およびｎ型デバイス領域を含む基板と、
    前記基板上に存在し窒化された上面を有するＨｆ含有ゲート誘電体、および前記Ｈｆ含有ゲート誘電体の前記窒化された上面の直上のゲート導体を包含するゲート構造を含む、前記ｎ型デバイス領域中に所在する少なくとも一つのｎＦＥＴと、
    前記基板上に存在しほとんど窒化のない上面を有するＨｆ含有ゲート誘電体、および前記ほとんど窒化のない上面を有する前記Ｈｆ含有ゲート誘電体の直上に在るゲート導体を包含するゲート構造を含む、前記ｐ型デバイス領域中に所在する少なくとも一つのｐＦＥＴと、
    を含む、半導体デバイスであって、
    前記少なくとも一つのｐＦＥＴの前記ゲート構造中の前記ゲート導体の上面は窒化された上面である、
    前記半導体デバイス。
  19. 前記少なくとも一つのｐＦＥＴの前記ゲート構造は、前記窒化された上面を有する前記ゲート導体の前記上面上に配置された上部ゲート導体をさらに含む、請求項１８に記載の半導体デバイス。
  20. 窒化がほとんどないとは、窒化物が１．０％より少ないことである、請求項１８に記載の半導体デバイス。
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