KR20200109224A - 준 안정형 플라즈마 처리를 통한 임계 전압 튜닝 - Google Patents

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    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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Abstract

방법은, 제1 반도체 영역 위에 제1 하이 k 유전체 층을 형성하는 단계; 제2 반도체 영역 위에 제2 하이 k 유전체 층을 형성하는 단계; 제1 하이 k 유전체 층 위의 제1 부분 및 제2 하이 k 유전체 층 위의 제2 부분을 포함하는 제1 금속 층을 형성하는 단계; 제1 금속 층의 제2 부분 위에 에칭 마스크를 형성하는 단계; 및 제1 금속 층의 제1 부분을 에칭하는 단계를 포함한다. 에칭 마스크는 제1 금속 층의 제2 부분을 보호한다. 에칭 마스크는 준 안정형 플라즈마를 사용하여 애싱된다. 이어서, 제2 금속 층은 제1 하이 k 유전체 층 위에 형성된다.

Description

준 안정형 플라즈마 처리를 통한 임계 전압 튜닝{TUNING THRESHOLD VOLTAGE THROUGH META STABLE PLASMA TREATMENT}
본 발명은, 준 안정형 플라즈마 처리를 통한 임계 전압 튜닝에 관한 것이다.
금속-산화물-반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는 집적 회로의 기본 구성 요소이다. MOS 디바이스의 최근 개발은, 하이 k 게이트 유전체 및 하이 k 게이트 유전체 위의 금속 게이트 전극을 포함하는 대체 게이트를 형성하는 것을 포함한다. 개체 게이트의 형성은 통상적으로, 하이 k 게이트 유전체 층 및 하이 k 게이트 유전체 층 위의 금속 층을 성막하는 단계, 및 그 후에 하이 k 게이트 유전체 층 및 금속 층의 초과 부분을 제거하기 위해 CMP(Chemical Mechanical Polish)를 수행하는 단계를 포함한다. 금속 층의 나머지 부분은 금속 게이트를 형성한다.
MOS 디바이스의 종래의 형성 방법에서, MOS 디바이스의 임계 전압은, 하이 k 유전체 층을 처리(treat)하기 위한 암모니아(ammonia)를 도입(conducting)할 때, 열적 어닐링 프로세스를 수행함으로써 변경될 수 있다. 임계 전압이 변경될 수는 있지만, 임계 전압을 의도한 값으로 조정하는 것은 불가능했으며, 상이한 일 함수 금속을 채택하고 일 함수 금속의 두께를 조정함으로써 추가 조정이 이루어져야 했다.
방법은, 제1 반도체 영역 위에 제1 하이 k 유전체 층을 형성하는 단계; 제2 반도체 영역 위에 제2 하이 k 유전체 층을 형성하는 단계; 제1 하이 k 유전체 층 위의 제1 부분 및 제2 하이 k 유전체 층 위의 제2 부분을 포함하는 제1 금속 층을 형성하는 단계; 제1 금속 층의 제2 부분 위에 에칭 마스크를 형성하는 단계; 및 제1 금속 층의 제1 부분을 에칭하는 단계를 포함한다. 에칭 마스크는 제1 금속 층의 제2 부분을 보호한다. 에칭 마스크는 준 안정형 플라즈마를 사용하여 애싱된다. 이어서, 제2 금속 층은 제1 하이 k 유전체 층 위에 형성된다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 및 도 8 내지 도 16은, 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에서의 중간 스테이지들의 사시도 및 단면도를 도시한다.
도 17은 일부 실시형태에 따른 FinFET의 임계 전압을 애싱(ashing)하고 동시에 조정하기 위한 프로덕션 툴 및 처리 프로세스를 도시한다.
도 18은 일부 실시형태에 따른 질소의 유속(flow rate)의 함수로서 플랫 밴드 전압(flat-band voltage)을 도시한다.
도 19 및 도 20은, 종래의 ICP(Inductively Coupled Plasma) 처리 및 준 안정형 플라즈마 처리가 각각 일부 실시형태에 따라 사용될 때의 FinFET의 플랫 밴드 전압에 대한 효과를 비교한다.
도 21은 일부 실시형태에 따른 상이한 질소 유속을 가진 준 안정형 플라즈마에 의해 처리된 하이 k 유전체 층에서의 수소 농도를 도시한다.
도 22는 일부 실시형태에 따른 FinFET을 형성하기 위한 프로세스 플로우를 도시한다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", “하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다수의 실시형태에 따른, 대체 게이트를 가진 트랜지스터 및 트랜지스터의 임계 전압을 조정하는 방법이 제공된다. 일부 실시형태에 따른 트랜지스터 형성의 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 일부 실시형태에 따르면, FinFET(Fin Field-Effect Transistor)의 형성은 본 개시의 개념을 설명하기 위한 실시예로서 사용된다. 평면형 트랜지스터 및 GAA(Gate-All-Around) 트랜지스터와 같은 다른 타입의 트랜지스터도 본 개시의 개념을 채택할 수 있다.
본 개시의 일부 실시형태에 따르면, 게이트 유전체 층의 상부 상의 층(일 함수 금속과 같은 금속 층이 될 수 있음)을 패터닝하는데 사용되는 BARC(Bottom Anti-Reflective Coating)를 제거하기 위한 애싱 프로세스는 FinFET의 임계 전압을 조정하기 위해 사용된다. 대응하는 FinFET의 임계값을 조정하기 위해, BARC를 제거하기 위해 사용되는 질소의 유속이 원하는 값으로 조정된다.
도 1 내지 도 6, 도 7a, 도 7b, 및 도 8 내지 도 16은, 본 개시의 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에서의 중간 스테이지들의 사시도 및 단면도를 도시한다. 이 도면들에 도시된 프로세스는 또한, 도 22에 도시된 프로세스 플로우(400)에 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 반도체 기판(20)은 실리콘 웨이퍼 등의 웨이퍼(10)의 일부가 될 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 물질의 층이다. 절연층은 예컨대 BOX(Buried Oxide) 층, 실리콘 산화물 층 등이 될 수 있다. 절연층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 일부 실시형태에서, 반도체 기판(20)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 카바이드, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체(alloy semiconductor); 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(402)로 예시된다. 본 개시의 일부 실시형태에 따르면, 웰 영역(22)은 기판 (20)에 인, 비소, 안티몬 등일 수 있는 n 타입 불순물을 주입함으로써 형성된 n 타입 웰 영역이다. 본 개시의 다른 실시형태에 따르면, 웰 영역(22)은 기판 (20)에 붕소, 인듐 등일 수 있는 p 타입 불순물을 주입함으로써 형성된 p 타입 웰 영역이다. 얻어진 웰 영역(22)은 기판(20)의 상부 표면으로 연장될 수 있다. n 타입 또는 p 타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위일 수 있다.
도 2를 참조하면, 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 아이솔레이션 영역(isolation regions)(24)이 형성된다. 아이솔레이션 영역(24)은 대안적으로 이하에서 STI(Shallow Trench Isolation) 영역으로 지칭된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(404)로 예시된다. 인접한 STI 영역(24) 사이의 기판(20)의 부분을 반도체 스트립(26)이라 한다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성되고, 이어서 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막이 될 수 있다. 본 개시의 일부 실시형태에 따르면, 패드 산화물 층(28)이 열 산화 프로세스에서 형성되고, 반도체 기판(20)의 상부 표면이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이에서 접착 층으로서 기능한다. 패드 산화물 층(28)은 하드 마스크 층(30)을 에칭하기 위한 에치 스탑층(etch stop layer)으로서 기능할 수 있다. 본 개시의 일부 실시형태에 따르면, 하드 마스크 층(30)은 예를 들어 LPCVD(Low-Pressure Chemical Vapor Deposition)를 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시형태에 따르면, 하드 마스크 층(30)은 실리콘의 열적 질화 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 포토 레지스트(미도시)는 하드 마스크 층(30) 상에 형성되고, 이어서 패터닝된다. 이어서, 하드 마스크 층(30)은 도 2에 도시된 바와 같은 하드 마스크(30)를 형성하기 위한 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 패터닝된다.
이어서, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 기판(20) 내의 결과적인 트렌치가 유전체 물질(들)로 충전된다. 유전체 물질의 초과 부분을 제거하기 위해 CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 물질(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(liner dielectric)(도시되지 않음)를 포함할 수 있다. 라이너 유전체는, 예컨대 ALD(Atomic Layer Deposition), HDPCVD(High-Density Plasma Chemical Vapor Deposition), 또는 CVD(Chemical Vapor Deposition)를 사용하여 형성되는 성막된 실리콘 산화물 층, 실리콘 질화물 층 등이 될 수도 있다. STI 영역(24)은 라이너 산화물 위의 유전체 물질을 포함할 수도 있고, 유전체 물질은 FCVD(Flowable Chemical Vapor Deposition), 스핀 온(spin-on) 코팅 등을 사용하여 형성될 수 있다. 라이너 유전체 위의 유전체 물질은 일부 실시형태에 따른 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면 및 STI 영역의 상부 표면은 실질적으로 서로 동일 레벨이 될 수 있다. 반도체 스트립(26)은 인접한 STI 영역(24) 사이에 있다. 본 개시의 일부 실시형태에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이고, 이에 따라 반도체 스트립(26)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대체 실시형태에 따르면, 반도체 스트립(26)은, 리세스를 형성하기 위해 STI 영역(24) 사이의 기판(20)의 부분을 에칭하고 리세스에 다른 반도체 물질을 재성장시키기 위해 에피택시(epitaxy)를 수행함으로써 형성되는, 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 물질과 상이한 반도체 물질로 형성된다. 일부 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 카본, 또는 III-V 화합물 반도체 물질로 형성된다.
도 3을 참조하면, 돌출 핀(36)을 형성하기 위해 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 나머지 부분의 상부 표면보다 높게 돌출되도록, STI 영역(24)이 리세싱된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(406)로 예시된다. 에칭은 HF3 및 NH3가 예를 들어 에칭 가스들로 사용되는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 에칭 프로세스 중에 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시의 대체 실시형태들에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학제는 예컨대 HF를 포함할 수 있다.
상기 예시된 실시형태에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 핀이 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서 또는 맨드렐(mandrel)이 핀을 패터닝하기 위해 사용될 수 있다.
도 4을 참조하면, (돌출된) 핀(36)의 상부 표면들 및 측벽들 상에 더미 게이트 스택(dummy gate stack)(38)이 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(408)로 예시된다. 더미 게이트 스택(38)은 더미 유전체(40) 및 더미 게이트 유전체(40) 상의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예컨대 폴리실리콘을 사용하여 형성될 수 있고 다른 물질이 사용될 수도 있다. 각각의 더미 게이트 스택(38)은 더미 게이트 전극(42) 상의 하나(또는 복수의) 하드 마스크 층(44)을 포함할 수도 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화-질화물(silicon carbo-nitride), 또는 이들의 다중층으로 형성될 수 있다. 하나 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위에서 더미 게이트 스택(38)이 교차할(cross) 수 있다. 더미 게이트 스택(38)은 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 가질 수도 있다.
이어서, 게이트 스페이서(gate spacer)(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 각 프로세스는 또한 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(408)로 예시된다. 본 개시의 일부 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄화-질화물 등의 유전체 물질(들)로 형성되고, 단일 층 구조 또는 복수의 유전체 층을 포함하는 다중 층 구조를 가질 수 있다.
이어서, 도 5에 도시된 구조가 만들어지는 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 커버되지 않는 돌출 핀(36)의 일부를 에칭하기 위한 에칭 프로세스가 수행된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(410)로 예시된다. 리세싱은 이방성일 수 있고, 이에 따라 더미 게이트 스택(38) 및 게이트 스페이서들(46) 바로 아래에 있는 핀들(36) 중 일부가 보호되어 에칭되지 않는다. 일부 실시형태에 따르면, 리세스된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24A)보다 낮을 수 있다. 이에 따라 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(38)의 양측 상에 위치된 부분 및 돌출 핀(36)의 나머지 부분들 사이의 부분을 포함한다.
이어서, 도 6에서의 구조를 만드는 리세스(50) 내에 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(52)이 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(412)로 예시된다. 얻어진 FinFET이 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행(proceeding)으로 인-시투 도핑될(in-situ doped) 수 있다. 예컨대, 얻어진 FinFET이 p 타입 FinFET일 때, SiGeB(silicon germanium boron), SiB(silicon boron) 등이 성장될 수 있다. 반대로, 얻어진 FinFET이 n 타입 FinFET일 때, SiP(silicon phosphorous), SiCP(silicon carbon phosphorous) 등이 성장될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 영역(52)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 다중 층들과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(52)으로 충전된 이후에, 에피택시 영역(52)의 추가적인 에피택시 성장은 에피택시 영역(52)이 수평으로 확장되게 하여 면(facet)이 형성될 수 있다. 에피택시 영역(52)의 추가 성장은 또한, 이웃한 에피택시 영역(52)이 서로 병합(merge)되게 할 수 있다. 보이드(void)(에어 갭(air gap))(53)이 생성될 수 있다. 본 개시의 일부 실시형태에 따르면, 에피택시 영역(52)의 형성은, 에피택시 영역(52)의 상부 표면이 여전히 물결 모양일 때, 또는 도 6에 도시된 바와 같이 에피택시 영역(52) 상의 추가 성장에 의해 달성되어 병합된 에피택시 영역(52)의 상부 표면이 평탄해질 때 완료될 수 있다.
에피택시 단계 이후에, 도면부호 52를 사용하여 표시된 소스 및 드레인 영역을 형성하기 위해, p-타입 불순물 또는 n-타입 불순물이 에피택시 영역(52)에 더 주입될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 중에 에피택시 영역(52)이 p 타입 불순물 또는 n 타입 불순물로 인 시투 도핑될 때, 주입 프로세스가 생략된다.
도 7a는 CESL(Contact Etch Stop Layer)(58) 및 ILD(Inter-Layer Dielectric)(60)의 형성 이후의 구조의 사시도를 나타낸다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(414)로 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예컨대 FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성되는 유전체 물질을 포함할 수 있다. ILD(60)는, TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등을 사용하여 형성되는 실리콘 산화물 기반 물질이 될 수 있는 산소 함유 유전체 물질로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면의 레벨을 서로 동등하게 하기 위해 CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 7b는 동일 기판(20) 상의 그리고 동일 다이 및 동일 웨이퍼 내의 제1 FinFET 및 제2 FinFET의 형성에서의 중간 구조의 단면도를 도시한다. 제1 FinFET 및 제2 FinFET 중 하나는, 도 7a에서의 라인 7B-7B를 포함하는 수직 평면으로부터 얻어지는 단면도에 대응할 수 있다. 제1 FinFET은 디바이스 영역(100) 내에 형성되고, 제2 FinFET은 디바이스 영역(200) 내에 형성된다. 제1 FinFET 및 제2 FinFET의 임계 전압은 서로 상이할 수 있다. 본 개시의 일부 실시형태에 따르면, 제1 FinFET 및 제2 FinFET 양자는 n 타입 FinFET 또는 p 타입 FinFET이다. 본 개시의 대체 실시형태에 따르면, 제1 FinFET은 n 타입 FinFET이고, 제2 FinFET은 p 타입 FinFET이다. 대안적으로, 제1 FinFET은 p 타입 FinFET이고, 제2 FinFET은 n 타입 FinFET이다. 논의된 실시예에서, n 타입 FinFET 및 p 타입 FinFET의 형성이 예시되었고, FinFET의 다른 조합도 고려된다.
제1 FinFET 내의 피쳐(feature)를 제2 FinFET 내의 피쳐와 구별하기 위해, 제1 FinFET 내의 피쳐는 도 7a에서의 대응하는 피쳐의 도면부호에 100을 더한 숫자를 사용하여 표현될 수 있고, 제2 FinFET 내의 피쳐는 도 7a에서의 대응하는 피쳐의 도면부호에 200을 더한 숫자를 사용하여 표현될 수 있다. 예를 들어, 도 7b에서의 소스/드레인 영역(152 및 252)은 도 7a에서의 소스/드레인 영역(52)에 대응하고, 도 7b에서의 게이트 스페이서(146 및 246)는 도 7a에서의 게이트 스페이서(46)에 대응한다. 제1 FinFET 및 제2 FinFET 내의 대응하는 피쳐는 공통 프로세스에서 형성될 수 있다.
도 7a 및 도 7b에 도시된 구조가 형성된 후에, 하드 마스크 층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택은, 도 8 내지 도 16에 도시된 프로세스에 의해 도시된 바와 같은 금속 게이트 및 대체 게이트로 대체된다. 도 8 내지 도 16에 STI 영역(24)의 상부 표면(124A 및 224A)가 도시되고, 반도체 핀(136 및 236)은 각각 상부 표면(124A 및 224A)보다 높게 돌출된다.
대체 게이트를 형성하기 위해, 도 7a 및 도 7b에 도시된 바와 같은, 하드 마스크 층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)가 제거되고, 도 8에 도시된 바와 같은 개구부(147 및 247)가 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(416)로 예시된다. 돌출 반도체 핀(136 및 236)의 상부 표면 및 측벽은 각각 개구부(147 및 247)로 노출된다.
이어서, 도 9를 참조하면, 개구부(147 및 247)로 연장되는 게이트 유전체(154/156 및 254/256)가 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(418)로 예시된다. 본 개시의 일부 실시형태에 따르면, 게이트 유전체는, 각각 돌출 핀(136 및 236)의 노출된 표면 상에 형성된 IL(Interfacial Layer; 계면층)(154 및 254)을 포함한다. IL(154 및 254)은 돌출 핀(136 및 236)의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체는 또한, 대응하는 IL(154 및 254) 위의 하이 k 유전체 층(156 및 256)을 포함할 수 있다. 하이 k 유전체 층(156 및 256)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등의 하이 k 유전체 물질로 형성될 수 있다. 하이 k 유전체 물질의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 높을 수 있고, 때로는 21.0 이상으로 높을 수 있다. 하이 k 유전체 층(156 및 256)은 각각 하부 IL(154 및 254) 위에 놓이고 각각 하부 IL(154 및 254)와 접촉할 수 있다. 하이 k 유전체 층(156 및 256)은 등각 층으로 형성되고, 돌출 핀(136)의 측벽 및 게이트 스페이서(146 및 246)의 상부 표면과 측벽 상으로 각각 연장된다. 본 개시의 일부 실시형태들에 따르면, 하이 k 유전체 층(156 및 256)은 ALD 또는 CVD를 사용하여 형성된다.
도 9를 더 참조하면, 금속 층이 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(420)로 예시된다. 금속 층은 디바이스 영역(100) 내의 부분(162) 및 디바이스 영역(200) 내의 부분(262)을 포함하고, 부분(162 및 262)은 금속 함유 층으로 지칭된다. 금속 함유 층(162 및 262)은 성막을 통해 형성된다. 금속 함유 층(262)(및 각각의 서브 층들)의 수평 부분의 수평 두께 및 수직 부분의 수직 두께가 실질적으로 서로 동일하게 되도록, ALD 또는 CVD 등의 등각 성막 방법을 사용하여 성막이 수행될 수 있다. 예를 들어, 수평 두께(T1) 및 수직 두께(T2)는 두께(T1 및 T2) 중 하나의 약 20 퍼센트 또는 10 퍼센트보다 더 작은 차이를 가질 수 있다. 본 개시의 일부 실시형태에 따르면, 금속 함유 층(162 및 262)은 개구부(147 및 247)로 연장되고, ILD(60) 위의 일부 부분을 포함한다.
금속 함유 층(162 및 262)은 TiN 층과 같은 p 타입 일 함수 금속 층을 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 금속 함유 층(162 및 262) 각각은 TiN 층과 같은 단일 층이다. 다른 실시형태에 따르면, 금속 함유 층(162 및 262) 각각은 상이한 물질로 형성된 복수의 층들을 포함하는 합성 층이다. 예를 들어, 각 금속 함유 층(162 및 262)은 TiN 층, TaN 층, 및 다른 TiN 층을 각각 포함할 수 있다.
BARC(Bottom Anti-Reflective Coating)(66)는 금속 함유 층(162 및 262) 상에 형성된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(422)로 예시된다. 본 개시의 일부 실시형태에 따르면, BARC(66)는 포토 레지스트로 형성되고, 이는 베이킹되어서(baked) 크로스 링크된다(cross-linked). 이어서, 디바이스 영역(100) 내의 포토 레지스트(68)의 부분이 제거되고 디바이스 영역(200) 내의 포토 레지스트(68)의 부분이 남도록, 포토 레지스트(68)가 도포되어 패터닝된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(424)로 예시된다.
도 10은, 포토 레지스트(68)가 에칭 마스크로서 사용되는 에칭 프로세스를 도시한다. 디바이스 영역(100) 내의 BARC(66)의 부분은 에칭 프로세스에서 제거된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(426)로 예시된다. 후속 프로세스에서, 도 11에 도시된 바와 같이, 포토 레지스트(68)가 제거되고, 하부 BARC(66)가 노출된다.
이어서, 금속 함유 층(162)을 에칭하기 위한 에칭 프로세스가 수행된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(428)로 예시된다. 따라서, 하이 k 유전체 층(156)이 노출된다. 이렇게 얻어진 구조가 도 12에 도시되어 있다. BARC(66)는 에칭 프로세스 동안 금속 함유 층(262)을 보호하기 위한 에칭 마스크로서 사용된다. 본 개시의 일부 실시형태에 따르면, 습식 에칭을 통해 에칭 프로세스가 수행된다. 예를 들어, 금속 함유 층(162)이 TiN으로 형성될 때, 에칭 화학제는 암모니아(NH3), 과산화수소(H2O2), 및 물을 포함하는 화학 용액을 포함할 수 있다. 대체 실시형태에 따르면, 건식 에칭 프로세스가 사용될 수 있다.
도 13은, 화살표 67로 표시된 플라즈마가 생성되는 애싱 프로세스를 통해 BARC(66)의 제거를 도시한다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(430)로 예시된다. BARC(66)의 애싱을 위해 사용되는 프로덕션 툴(300)은 도 17에 도시되어 있다. 프로덕션 툴(300)은 예를 들어 ICP(Inductively Coupled Plasma)를 통해 플라즈마를 생성하도록 구성된다. 또한, 웨이퍼(10)는 E-Chuck(electric Chuck)이 될 수 있는 웨이퍼 홀더(302) 위에 배치된다. 샤워 헤드(shower head)(304)는 플라즈마가 프로세스 가스로부터 생성되는 웨이퍼(10) 위에 위치된다. 플라즈마는, 라디칼이 샤워 헤드(304)의 구멍 (306A)을 통과하여 웨이퍼(10)에 도달하고, 이온이 차단되어 구멍(306A)을 통과할 수 없도록, 샤워 헤드(304)에 의해 필터링되는 이온 및 라디칼을 포함한다.
프로덕션 툴(300)은 통상의 플라즈마보다 수명이 긴 준 안정형 플라즈마를 생성하도록 구성된다. 준 안정 상태는 다른 여기 상태보다 수명이 긴 원자 또는 다른 시스템의 여기 상태이다. 예를 들어, 준 안정 상태에서의 원자 및 라디칼은 약 1초 단위의 현저한 시간 동안 여기된 상태로 남을 수 있다. 그러나, 준 안정 상태는 안정된 기초 상태(stable ground state)보다 수명이 짧다. 준 안정 상태는 헬륨(He) 가스 및 N2 가스를 샤워 헤드(304)에 도입함으로써 생성되고, He* 라디칼을 생성하기 위해 플라즈마가 He로부터 생성된다.
도 17에 도시된 바와 같이, 샤워 헤드9304)는 2개의 입력부(310A 및 310B)를 포함하는 듀얼 플레넘 샤워 헤드(dual plenum shower head)이다. 제1 입력부(310A)는 샤워 헤드(304)의 상부에 있을 수 있다. 일부 실시형태에 따르면, 혼합 가스(N2 및 He)가 입력부(310A)를 통해 샤워 헤드(304)의 내부 챔버로 도입되고, 이에 따라 예를 들어 코일(308)에 의해 이온(N+ 및 He+), 전자(e-), 및 라디칼(N* 및 He*)이 생성된다. 내부 챔버는, 이온(N+ 및 He+)을 트랩하도록 구성되는 구멍(306A)에 접속되어 라디칼(N* 및 He*)이 통과하게 한다.
제2 입력부(310B)는 샤워 헤드(304)의 측면 상에 있을 수 있고, 제2 입력부(310B)는 내부 챔버에 접속되지 않는다. 일부 실시형태에 따르면, 수소(H2)는 입력부(310B)를 통해 샤워 헤드(304)에 도입된다. 제2 입력부(310B)는 웨이퍼(10)를 대향하고 있는 구멍(306B)에 접속된다. 따라서, H2 가스는 코일(308)을 바이패스하고, 코일(308)에 의해 여기되지 않는다. 따라서, H2는 낮은 에너지를 갖는다.
도 17을 더 참조하면, 구멍(306B)으로부터 출력되도록 샤워 헤드(304)의 측벽 내부의 터널을 통해 H2가 도입될 때, He* 및 N*를 만나는 H2 가스가 여기되고, 이에 따라 H* 라디칼이 생성된다. H*는 직접적으로 코일(308)로부터가 아닌 He* 및 N* 라디칼로부터의 에너지를 받기 때문에, H*의 에너지 상태가 낮다. 얻어진 H*의 낮은 에너지 상태는 하이 k 유전체 층(156)(도 13) 내의 트랩된 전하의 타입 및 양을 조정할 수 있게 한다. 트랩된 전하는, 디바이스 영역(100)의 얻어진 FinFET의 플랫 밴드 전압(및 임계 전압)에 영향을 미친다.
준 안정형 플라즈마에 대한 하이 k 유전체 층의 노출의 결과로, 플라즈마에서 생성되는 N+ 및 NH- 등의 이온 및 분자는 하이 k 유전체 층(156) 내에 트랩되고, 이에 따라 대응하는 전하가 하이 k 유전체 층(156) 내에 트랩된다. 전하의 트래핑은, 도 18에 도시된 바와 같은 디바이스 영역(100)에서의 FinFET의 임계 전압의 변화 및 조정을 초래한다.
도 18은, 플랫 밴드 전압이 N2의 유속의 함수로서 예시된 예시적 결과를 도시한다. 도 17을 참조하여 논의된 준 안정형 플라즈마를 사용하여 처리되는 하이 k 게이트 유전체를 게이트가 포함하는, MOS 커패시터(MOSCAP)로부터 플랫 밴드 전압이 획득된다. X축은 N2의 유속을 나타내고, Y축은 MOS 커패시터의 플랫 밴드 전압을 나타낸다. 도 18에서의 결과는, H2의 유속이 4,000 sccm이고, He의 유속이 1,000 sccm일 때, 얻어진다. 라인(320)은, N2의 상이한 유속이 도 13에서의 애싱 프로세스를 도입하기 위해 사용될 때 획득되는 플랫 밴드 전압이다. 라인(320)은, (BARC(66)의 애싱에서) N2의 상이한 유속은 얻어진 MOSCAP가 임계 전압과 밀접하게 연관되는 상이한 플랫 밴드 전압을 갖게 한다는 것을 나타낸다. 또한, 더 높은 플랫 밴드 전압은 더 높은 임계 전압에 연관된다. 따라서, 라인(320)은 또한, (BARC(66)의 애싱에서) N2의 상이한 유속은 얻어진 FinFET이 상이한 임계 전압을 갖게 한다는 것을 나타낸다.
도 18에 도시된 바와 같이, N2의 유속은 약 2,000 sccm 등의 특정 값이고, 대응하는 플랫 밴드 전압(따라서, 임계 전압)은 최저이다. N2의 유속이 증가되거나 감소될 때, 플랫 밴드 전압이 증가한다. 이것은, 도 18에 도시된 바와 같이, 라디칼 H*, H*N*, 및 NH*의 양의 변화에 의해 초래될 수 있다. 본 개시의 일부 실시형태에 따르면, 준 안정형 플라즈마 처리 프로세스는 약 10,000 sccm보다 작은 질소 유속을 사용한다. 준 안정 타입 소스(Metastable type source)는 또한, 사이드 인젝션 가스로서 He, N2, 및/또는 O2에 의해 만들어질 수 있다.
일부 실시형태에 따르면, 임계 전압과 N2의 유속 사이의 상관(correlation)이 확립될 수 있다. 예를 들어, 복수의 샘플은 도 14에 도시된 바와 같은 구조로 제조될 수 있다. 각각의 샘플은 N2의 특정 유속을 사용하여 (BARC(66)를 제거하기 위한) 애싱 프로세스를 거치며, 상이한 샘플에 대한 N2의 유속은 서로 상이하다. 임계 전압과 대응하는 N2의 유속 사이의 상관이 확립되도록, 샘플의 임계 전압( 및 플랫 밴드 전압)이 측정/결정된다. FinFET의 제조에서, 일부 FinFET이 특정 임계 전압을 갖는 것을 의도할 때, 대응하는 N2의 유속은 상관으로부터 발견될 수 있고, 그 임계 전압을 조정하기 위해 대응하는 애싱 프로세스에서 대응하는 N2의 유속이 채택된다(adopted).
또한, 동일 디바이스 다이 상에서, 동일 다이(동일 웨이퍼) 상의 (n 타입, p 타입이 될 수 있거나 일부는 n 타입이고 일부는 p 타입인) 2개 이상의 FinFET이 상이한 임계 전압(Vt)를 갖는 것이 의도되면, 임계 전압(Vt)의 차이는 N2의 상이함 유속을 채택함으로써 달성될 수 있고, FinFET의 다른(other) 구조 및 물질은 서로 동일할 수 있다. 예를 들어, 2개의 FinFET은 동일 두께를 갖는 동일 일 함수 금속을 가질 수 있다. 또한, 2개 이상의 FinFET은, N2의 상이한 유속이 채택되는 것을 제외하고, 동일 제조 프로세스를 공유할 수 있다. 일부 실시형태에 따르면, 디바이스 영역(100 및 200)에 추가하여, 디바이스 영역(100’ 및 200’)(도 13에 개략적으로 도시됨)이 있다. 디바이스 영역(100’)에서의 피쳐 및 형성 프로세스는, 디바이스 영역(100)과 동일하고, 디바이스 영역(200’)에서의 피쳐 및 형성 프로세스는 디바이스 영역(200)과 동일하다. 디바이스 영역(200) 내의 BARC(66)는 제1 N2 유속을 사용하여 애싱되고, 디바이스 영역(100) 내의 하이 k 유전체 층(156)은, 디바이스 영역(200) 내의 BARC(66)가 애싱될 때 제1 N2 유속을 사용하여 생성되는 플라즈마에 노출된다. 디바이스 영역(200’) 내의 BARC(66)는 제1 N2 유속과 상이한 제2 N2 유속을 사용하여 애싱되고, 디바이스 영역(100’) 내의 하이 k 유전체 층(156)은 각각의 플라즈마에 노출된다. 결과로서, 디바이스 영역(100 및 100’) 내의 FinFET은 상이한 임계 전압을 갖고, 디바이스 영역(100 및 100’) 내의 FinFET의 나머지 구조는 동일하다. (도 14 내지 도 16에 도시된 것과 같은) 디바이스 영역(100 및 100’)에서의 나머지 프로세스는 서로 동일하고 동일 프로세스를 공유할 수 있다. (도 14 내지 도 16에 도시된 것과 같은) 디바이스 영역(200 및 200’)에서의 나머지 프로세스는 서로 동일하고 동일 프로세스를 공유할 수 있다.
도 19 및 도 20은, 종래의 ICP 및 준 안정형 플라즈마 각각이 BARC(66)의 애싱을 위해 사용될 때, 디바이스 영역(200) 내의 디바이스의 플랫 밴드 전압의 차이를 보여주는 실험 결과를 도시한다. 도 19 및 도 20 각각은 플랫 밴드 전압 및 대응하는 애싱 기간을 도시한다. 도 17에서의 입력부(310A)로부터 N2 및 H2(He는 사용되지 않음)이 제공되는 종래 ICP가 사용될 때, 도 19가 얻어지고, 이에 따라 라디칼은 높은 에너지를 갖는다. 입력부(310B)로부터는 가스가 제공되지 않는다. 도 19에서의 데이터(322, 324, 및 326)는, 각각 0초(애싱 없음), 180초, 및 220초가 되는 대응하는 애싱 기간에 의해 획득된다. 데이터는, 애싱 시간의 증가로 인해, 플랫 밴드 전압이 증가하고, 디바이스 영역(200)(도 13)에서의 디바이스의 임계 전압의 증가를 초래한다는 것을 나타낸다. 디바이스 영역(100) 내의 디바이스의 임계 전압이 조정될 때 디바이스 영역(200)에서 디바이스의 임계 전압이 변경되지 않는 것이 바람직하기 때문에, 이것은 바람직하지 않다. 디바이스 영역(200) 내의 디바이스의 원하지 않는 임계 전압의 변경은, 라디칼의 높은 에너지로 인한 것이고, 이에 따라 금속 함유 층(262) 및 BARC(66)(도 13)는 라디칼의 영향을 마스킹할 수 없다.
본 개시의 실시형태에 다른 준 안정형 플라즈마가 사용될 때 도 20이 얻어진다. 데이터(328, 330, 332, 334, 및 336)는 대응하는 애싱 기간 증가에 의해 얻어진다. 데이터는, 애싱 시간의 증가로 인해, 플랫 밴드 전압 실질적으로 안정되게 유지되고, 이에 따라 디바이스 영역(200)(도 13)에서의 디바이스의 임계 전압이 변경되지 않는다는 것을 나타낸다. 이것은, 디바이스 영역(200) 내의 FinFET의 임계 전압에 영향을 미치지 않고 디바이스 영역(100) 내의 FinFET의 임계 전압이 독립적으로 조정되게 한다.
도 21은 상이한 애싱 조건이 사용될 때 하이 k 유전체 층(156)(도 13) 내의 수소 농도를 도시한다. X축은 각 샘플로의 깊이를 나타내고, Y축은 농도(원자/cm3)를 나타낸다. 라인(337, 338, 및 340)은 각각 N2 유속이 3,000 sccm, 1,500 sccm, 및 0 sccm(애싱이 수행되지 않음)일 때 얻어지는 H-농도를 나타낸다. 결과는, 하이 k 유전체 층(156) 내에 트랩된 더 많은 H-에 대응하는 것을 나타내는 라인(338 및 340)보다 라인(336)이 높은 수소 농도를 갖는 것을 나타낸다. 이것은 또한, 3,000 sccm의 N2 유동은 더 많은 음 전하(H-)에 대응하고, 이에 따라 3,000 sccm N2 애싱을 사용하여 형성된 대응하는 트랜지스터가 1,500 sccm N2 애싱에 노출된 트랜지스터보다 더 높은 임계 전압을 갖는 것을 나타낸다. 도 21은 또한, N2의 유속을 조정함으로서 트랜지스터의 임계 전압이 조정될 수 있음을 보여준다.
준 안정형 플라즈마 애싱은 또한, 금속 함유 층(262)을 형성하는데 사용될 수 있는 TiN의 산화를 감소시키는 것을 돕는다. XPS(X-ray Photoelectron Spectroscopy) 분석이 BARC가 형성된 TiN 필름 상에 수행되고, 준 안정형 플라즈마 또는 종래의 ICP 플라즈마를 사용하여 BARC가 애싱된다. 샘플이 종래의 ICP 플라즈마 애싱을 거치고, 애싱 프로세스 전에 20.0 및 애싱 프로세스 후에 18.7의 Ti2P 강도값을 갖는 것이 관찰된다. 따라서, ICP 플라즈마는 Ti2P 값을 1.3까지 감소시킨다. 비교로서, 샘플이 준 안정형 플라즈마 애싱을 거치고, 각각 애싱 프로세스 전에 19.6 및 애싱 프로세스 후에 19.1의 Ti2P 강도값을 갖는 것이 관찰된다. 따라서, 준 안정형 플라즈마는 Ti2P 값을 1.3보다 작은 0.5까지 감소시킨다. 이것은, 상부 BARC(66)가 애싱될 때, 준 안정형 플라즈마가 또한 TiN(층(262))의 적은 산화를 초래한다는 것을 의미한다.
준 안정형 플라즈마에 의해 생성되는 수소 라디칼은, 도 13 및 도 14에 도시된 바와 같이, BARC(66)를 애싱하고 제거하는데 사용된다. 도 14는 BARC(66)가 애싱된 후의 구조를 도시한다. 이 때, 금속 함유 층(262)은, N+ 및 NH- 등의 전하를 수신하는 것으로부터 하부 하이 k 유전체 층(56)에 보호를 제공하고, 얻어진 FinFET의 임계치의 조정을 방지한다.
프로세스 가스로서 N2를 채택하는 준 안정형 플라즈마 애싱 프로세스의 결과로서, 예를 들어 N+ 및 NH-의 형태로 하이 k 유전체 층(156) 내에 질소가 트랩된다. 따라서, 준 안정형 플라즈마 프로세스는, 프로세스 가스로서 암모니아를 사용하는 하이 k 유전체 층에 대하여 수행되는 종래의 열적 질화 프로세스를 대체할 수 있다. 따라서, 본 개시의 일부 실시형태에 따르면, 암모니아를 사용하는 열적 질화 프로세스는 FinFET의 형성을 통해 하이 k 유전체 층 상에서 수행되지 않는다.
도 15는 FinFET의 연속된 형성을 도시한다. 본 개시의 일부 실시형태에 따르면, 디바이스 영역(100) 내의 부분(164) 및 디바이스 영역(200) 내의 부분(264)을 포함하는 n 타입 일 함수 층이 성막된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(432)로 예시된다. 일부 실시형태에 따르면, n 타입 일 함수 층(164 및 264)은 TiAl 층과 같은 단일 층을 포함한다. 다른 실시형태에 따르면, 각각의 n 타입 일 함수 층(164 및 264)은 TiN 층, TaN 층, 및 Al계 층(예를 들어, TiAlN, TiAlC, TaAlN, 또는 TaAlC로 형성됨)을 포함하는 합성 층이다. 이어서, 금속 영역(168 및 268)을 형성하기 위해 블록킹 층 및 충전 금속이 성막된다. 각 프로세스는 도 22에 도시된 바와 같은 프로세스 플로우(400)에서의 프로세스(434)로 예시된다. 이어서, 금속 게이트(170 및 270)를 형성하는 CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행된다. 대응하는 게이트 전극(170 및 270) 및 대응하는 게이트 유전체(154/156 및 254/256)를 포함하는 대체 게이트 스택(172 및 272)이 또한 형성된다. 이에 따라, FinFET(174 및 274)이 형성된다.
도 16을 참조하면, 게이트 전극(170 및 270)이 리세싱되고 하드 마스크(176 및 276)를 형성하기 위해 유전체 물질(SiN 등)이 충전된다. 에치 스탑 층(78)이 하드 마스크(176 및 276) 및 ILD(60) 위에 형성된다. 에칭 스탑 층(78)은, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있는 유전체 물질로 형성된다. ILD(80)는 에치 스탑 층(78) 위에 형성되고, 게이트 콘택트 플러그(182 및 282)는 ILD(80) 내에 형성된다.
본 개시의 실시형태는 몇가지 유익한 피쳐(feature)를 갖는다. 트랜지스터의 하이 k 유전체 층 상에 형성된 금속 층을 에칭하기 위한 에칭 마스크는 준 안정형 플라즈마를 사용하는 애싱을 통해 제거된다. 준 안정형 플라즈마의 에너지는 낮다. 따라서, 임계값의 조정 효과가 포화된 종래의 ICP 플라즈마 애싱과는 달리, 질소의 유속을 조정함으로써 트랜지스터의 임계 전압이 조정될 수 있다. 또한, 금속 층이 애싱된 마스크 바로 아래에 있는 트랜지스터는 준 안정형 플라즈마에 의한 영향으로부터 금속 층에 의해 보호되고, 이에 따라 각 트랜지스터의 임계 전압은 애싱 프로세스에 의해 영향을 받지 않는다.
본 개시의 일부 실시형태에 따르면, 방법은, 제1 반도체 영역 위에 제1 하이 k 유전체 층을 형성하는 단계; 제2 반도체 영역 위에 제2 하이 k 유전체 층을 형성하는 단계; 상기 제1 하이 k 유전체 층 위의 제1 부분 및 상기 제2 하이 k 유전체 층 위의 제2 부분을 포함하는 제1 금속 층을 형성하는 단계; 상기 제1 금속 층의 제2 부분 위에 에칭 마스크를 형성하는 단계; 상기 제1 금속 층의 제1 부분을 에칭 - 상기 에칭 마스크는 상기 제1 금속 층의 제2 부분을 보호함 - 하는 단계; 준 안정형 플라즈마를 사용하여 상기 에칭 마스크를 애싱하는 단계; 및 상기 제1 하이 k 유전체 층 위에 제2 금속 층을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 방법은, 질소 가스, 수소 가스, 및 헬륨 가스를 사용하여 상기 준 안정형 플라즈마를 생성하는 단계를 더 포함한다. 일부 실시형태에 따르면, 상기 질소 가스와 상기 헬륨 가스로 생성되는 라디칼로 혼합하기 위해, 상기 질소 가스 및 상기 헬륨 가스는 샤워 헤드의 제1 입력부로 입력되고, 상기 수소 가스는 상기 샤워 헤드의 제2 입력부에 입력된다. 일부 실시형태에 따르면, 상기 에칭 마스크가 애싱될 때, 제1 하이 k 유전체 층은 상기 준 안정형 플라즈마에 노출된다. 일부 실시형태에 따르면, 상기 제1 하이 k 유전체 층은 열적으로 질화되지 않는다. 일부 실시형태에 따르면, 상기 제1 금속 층은 p 타입 일 함수 층이고, 상기 제2 금속 층은 n 타입 일 함수 층이다.
본 개시의 일부 실시형태에 따르면, 방법은, 하이 k 유전체 층 위에 금속 층을 형성하는 단계; 상기 금속 층 위에 하부 BARC를 형성하는 단계; 상기 BARC 위에 포토 레지스트를 형성하는 단계; 상기 포토 레지스트를 패터닝하는 단계; 상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 BARC를 에칭하는 단계; 및 준 안정형 플라즈마를 사용하여 상기 BARC를 제거하는 단계를 포함하고, 상기 준 안정형 플라즈마는, 플라즈마를 생성하기 위해 샤워 헤드의 제1 입력부에 질소 및 헬륨을 도입하는 프로세스; 상기 플라즈마로부터의 이온을 제거하기 위해, 상기 플라즈마 내에 남은 질소 라디칼 및 헬륨 라디칼로 필터링하는 프로세스; 및 상기 샤워 헤드의 제2 입력부에 수소 ? 상기 수소는 상기 질소 라디칼 및 헬륨 라디칼과 혼합됨 - 를 도입하는 프로세스를 포함하는 프로세스에 의해 생성된다. 일부 실시형태에 따르면, 상기 방법은 상기 준 안정형 플라즈마에 하이 k 유전체 층을 노출시키는 단계를 더 포함한다. 일부 실시형태에 따르면, 상기 방법은, 상기 하이 k 유전체 층의 양측 상에 소스 및 드레인 영역을 형성하는 단계; 및 상기 하이 k 유전체 층 상에 일 함수 층을 성막하는 단계를 더 포함한다. 일부 실시형태에 따르면, 상기 금속 층을 형성하는 단계는 n 타입 일 함수 층을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 금속 층을 형성하는 단계는 p 타입 일 함수 층을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 플라즈마를 생성하기 위해 상기 질소 및 상기 헬륨이 상기 샤워 헤드의 상기 제1 입력부에 도입될 때, 상기 수소는 상기 샤워 헤드를 둘러싸는 코일을 통과하지 않는다. 일부 실시형태에 따르면, 상기 방법은, 복수의 하이 k 유전체 층 - 상기 복수의 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계를 포함하는 복수의 트랜지스터를 형성하는 단계; 프로세스 가스로서 사용되는 질소, 수소, 및 헬륨을 가진 준 안정형 플라즈마를 사용하여 복수의 처리 프로세스 -상기 복수의 처리 프로세스 각각은 상기 복수의 하이 k 유전체 층 중 하나에 수행되고 상기 복수의 처리 프로세스에서의 질소 유속은 서로 상이함 - 를 수행하는 단계; 및 질소 유속과 상기 임계 전압 사이의 상관을 확립하기 위해 상기 복수의 트랜지스터의 임계 전압을 결정하는 단계를 더 포함한다. 일부 실시형태에 따르면, 상기 복수의 처리 프로세스에서의 수소 유속은 서로 동일하고, 상기 복수의 처리 프로세스에서의 헬륨 유속은 서로 동일하다.
본 개시의 일부 실시형태에 따르면, 방법은, 웨이퍼 상에 제1 하이 k 유전체 층 및 제2 하이 k 유전체 층 - 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계; 프로세스 가스로서 사용되는 질소 - 상기 질소는 제1 유속을 가짐 - , 수소, 및 헬륨으로 제1 준 안정형 플라즈마 프로세스를 사용하여 상기 제1 하이 k 유전체 층에 제1 처리 프로세스를 수행하는 단계; 프로세스 가스로 사용되는 질소 ? 상기 질소는 제2 유속을 가짐 - , 수소, 및 헬륨으로 제2 준 안정형 플라즈마 프로세스를 사용하여 상기 제2 하이 k 유전체 층에 제2 처리 프로세스를 수행하는 단계; 및 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층 위에 각각 제1 금속 층 및 제2 금속 층을 형성하는 단계를 포함한다. 일부 실시형태에 따르면, 상기 제1 처리 프로세스 및 상기 제2 처리 프로세스에서의 수소 유속은 서로 동일하고, 상기 제1 처리 프로세스 및 상기 제2 처리 프로세스에서의 헬륨 유속은 서로 동일하다. 일부 실시형태에 따르면, 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 상기 웨이퍼의 동일 다이 내에 있다. 일부 실시형태에 따르면, 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 n 타입 트랜지스터의 일부이다.
1) 본 개시의 실시형태에 따른 방법은, 제1 반도체 영역 위에 제1 하이 k 유전체 층을 형성하는 단계; 제2 반도체 영역 위에 제2 하이 k 유전체 층을 형성하는 단계; 상기 제1 하이 k 유전체 층 위의 제1 부분 및 상기 제2 하이 k 유전체 층 위의 제2 부분을 포함하는 제1 금속 층을 형성하는 단계; 상기 제1 금속 층의 제2 부분 위에 에칭 마스크를 형성하는 단계; 상기 제1 금속 층의 제1 부분 - 상기 에칭 마스크는 상기 제1 금속 층의 제2 부분을 보호함 - 을 에칭하는 단계; 준 안정형 플라즈마(meta stable plasma)를 사용하여 상기 에칭 마스크를 애싱하는 단계; 및 상기 제1 하이 k 유전체 층 위에 제2 금속 층을 형성하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법은, 질소 가스, 수소 가스, 및 헬륨 가스를 사용하여 상기 준 안정형 플라즈마를 생성하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 질소 가스 및 상기 헬륨 가스는 샤워 헤드의 제1 입력부로 입력되고, 상기 수소 가스는 상기 질소 가스 및 상기 헬륨 가스로부터 생성된 라디칼과 혼합하기 위해 상기 샤워 헤드의 제2 입력부로 입력된다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 질소 가스는 약 10,000 sccm보다 작은 유속을 갖는다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 에칭 마스크가 애싱될 때, 상기 제1 하이 k 유전체 층은 상기 준 안정형 플라즈마에 노출된다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 하이 k 유전체 층은 열적으로 질화되지 않는다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 금속 층은 p 타입 일 함수 층이고, 상기 제2 금속 층은 n 타입 일 함수 층이다.
8) 본 개시의 다른 실시형태에 따른 방법은, 하이 k 유전체 층 위에 금속 층을 형성하는 단계; 상기 금속 층 위에 BARC(Bottom Anti-Reflective Coating)를 형성하는 단계; 상기 BARC 위에 포토 레지스트를 형성하는 단계; 상기 포토 레지스트를 패터닝하는 단계; 상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 BARC를 에칭하는 단계; 및 준 안정형 플라즈마를 사용하여 상기 BARC를 제거하는 단계를 포함하고, 상기 준 안정형 플라즈마는, 플라즈마를 생성하기 위해 샤워 헤드의 제1 입력부에 질소 및 헬륨을 도입하는 프로세스; 상기 플라즈마에 질소 라디칼 및 헬륨 라디칼이 남아 있는 상태로, 상기 플라즈마로부터 이온을 제거하기 위해 필터링하는 프로세스; 및 상기 샤워 헤드의 제2 입력부에 수소 - 상기 수소는 상기 질소 라디칼 및 상기 헬륨 라디칼과 혼합됨 - 를 도입하는 프로세스를 포함하는 프로세스에 의해 생성된다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 질소는 약 10,000 sccm보다 작은 유속을 갖는다.
10) 본 개시의 다른 실시형태에 따른 방법은, 상기 준 안정형 플라즈마에 하이 k 유전체 층을 노출시키는 단계를 더 포함한다.
11) 본 개시의 다른 실시형태에 따른 방법은, 상기 하이 k 유전체 층의 양 측 상에 소스 및 드레인 영역을 형성하는 단계; 및 상기 하이 k 유전체 층 상에 일 함수 층을 성막하는 단계를 더 포함한다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 금속 층을 형성하는 단계는, n 타입 일 함수 층을 형성하는 단계를 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 금속 층을 형성하는 단계는, p 타입 일 함수 층을 형성하는 단계를 포함한다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 플라즈마를 생성하기 위해 상기 질소 및 헬륨이 상기 샤워 헤드의 제1 입력부로 도입될 때, 상기 수소는 상기 샤워 헤드를 둘러싸는 코일을 통과하지 않는다.
15) 본 개시의 다른 실시형태에 따른 방법은, 추가의 복수의 하이 k 유전체 층 - 상기 추가의 복수의 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계를 포함하는 복수의 트랜지스터를 형성하는 단계; 프로세스 가스로 사용되는 질소, 수소, 및 헬륨으로 준 안정형 플라즈마를 사용하여 복수의 처리 프로세스 - 상기 복수의 처리 프로세스 각각은 상기 추가의 복수의 하이 k 유전체 층 중 하나에 수행되고, 상기 복수의 처리 프로세스에서의 질소 유속은 서로 상이함 - 를 수행하는 단계; 및 질소 유속 및 임계 전압 사이의 상관을 확립하기 위해 상기 복수의 트랜지스터의 상기 임계 전압을 결정하는 단계를 더 포함한다.
16) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 복수의 처리 프로세스에서의 수소 유속은 서로 동일하고, 상기 복수의 처리 프로세스에서의 헬륨 유속은 서로 동일하다.
17) 본 개시의 또 다른 실시형태에 따른 방법은, 기판 상에 제1 하이 k 유전체 층 및 제2 하이 k 유전체 층 - 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계; 프로세스 가스로서 사용되는 질소 - 상기 질소는 제1 유속(flow rate)을 가짐 - , 수소, 및 헬륨으로 제1 준 안정형 플라즈마 프로세스를 사용하여 상기 제1 하이 k 유전체 층에 제1 처리 프로세스를 수행하는 단계; 프로세스 가스로서 사용되는 질소 - 상기 질소는 제2 유속을 가짐 - , 수소, 및 헬륨으로 제2 준 안정형 플라즈마 프로세스를 사용하여 상기 제2 하이 k 유전체 층에 제2 처리 프로세스를 수행하는 단계; 및 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층 위에 각각 제1 금속 층 및 제2 금속 층을 형성하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 처리 프로세스 및 상기 제2 처리 프로세스에서의 수소 유속은 서로 동일하고, 상기 제1 처리 프로세스 및 상기 제2 처리 프로세스에서의 헬륨 유속은 서로 동일하다.
19) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 상기 기판의 동일한 다이 내에 있다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 n 타입 트랜지스터의 일부(part)이다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 영역 위에 제1 하이 k 유전체 층을 형성하는 단계;
    제2 반도체 영역 위에 제2 하이 k 유전체 층을 형성하는 단계;
    상기 제1 하이 k 유전체 층 위의 제1 부분 및 상기 제2 하이 k 유전체 층 위의 제2 부분을 포함하는 제1 금속 층을 형성하는 단계;
    상기 제1 금속 층의 제2 부분 위에 에칭 마스크를 형성하는 단계;
    상기 제1 금속 층의 제1 부분 - 상기 에칭 마스크는 상기 제1 금속 층의 제2 부분을 보호함 - 을 에칭하는 단계;
    준 안정형 플라즈마(meta stable plasma)를 사용하여 상기 에칭 마스크를 애싱하는 단계; 및
    상기 제1 하이 k 유전체 층 위에 제2 금속 층을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    질소 가스, 수소 가스, 및 헬륨 가스를 사용하여 상기 준 안정형 플라즈마를 생성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 질소 가스 및 상기 헬륨 가스는 샤워 헤드의 제1 입력부로 입력되고, 상기 수소 가스는 상기 질소 가스 및 상기 헬륨 가스로부터 생성된 라디칼과 혼합하기 위해 상기 샤워 헤드의 제2 입력부로 입력되는 것인, 방법.
  4. 제1항에 있어서,
    상기 에칭 마스크가 애싱될 때, 상기 제1 하이 k 유전체 층은 상기 준 안정형 플라즈마에 노출되는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 하이 k 유전체 층은 열적으로 질화되지 않는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 금속 층은 p 타입 일 함수 층이고, 상기 제2 금속 층은 n 타입 일 함수 층인 것인, 방법.
  7. 방법에 있어서,
    하이 k 유전체 층 위에 금속 층을 형성하는 단계;
    상기 금속 층 위에 BARC(Bottom Anti-Reflective Coating)를 형성하는 단계;
    상기 BARC 위에 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트를 패터닝하는 단계;
    상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 BARC를 에칭하는 단계; 및
    준 안정형 플라즈마를 사용하여 상기 BARC를 제거하는 단계
    를 포함하고,
    상기 준 안정형 플라즈마는,
    플라즈마를 생성하기 위해 샤워 헤드의 제1 입력부에 질소 및 헬륨을 도입하는 프로세스;
    상기 플라즈마에 질소 라디칼 및 헬륨 라디칼이 남아 있는 상태로, 상기 플라즈마로부터 이온을 제거하기 위해 필터링하는 프로세스; 및
    상기 샤워 헤드의 제2 입력부에 수소 - 상기 수소는 상기 질소 라디칼 및 상기 헬륨 라디칼과 혼합됨 - 를 도입하는 프로세스
    를 포함하는 프로세스에 의해 생성되는 것인, 방법.
  8. 제7항에 있어서,
    상기 하이 k 유전체 층의 양 측 상에 소스 및 드레인 영역을 형성하는 단계; 및
    상기 하이 k 유전체 층 상에 일 함수 층을 성막하는 단계
    를 더 포함하는, 방법.
  9. 제7항에 있어서,
    추가의 복수의 하이 k 유전체 층 - 상기 추가의 복수의 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계를 포함하는 복수의 트랜지스터를 형성하는 단계;
    프로세스 가스로 사용되는 질소, 수소, 및 헬륨으로 준 안정형 플라즈마를 사용하여 복수의 처리 프로세스 - 상기 복수의 처리 프로세스 각각은 상기 추가의 복수의 하이 k 유전체 층 중 하나에 수행되고, 상기 복수의 처리 프로세스에서의 질소 유속은 서로 상이함 - 를 수행하는 단계; 및
    질소 유속 및 임계 전압 사이의 상관을 확립하기 위해 상기 복수의 트랜지스터의 상기 임계 전압을 결정하는 단계
    를 더 포함하는, 방법.
  10. 방법에 있어서,
    기판 상에 제1 하이 k 유전체 층 및 제2 하이 k 유전체 층 - 상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층은 동일한 하이 k 유전체 물질로 형성됨 - 을 형성하는 단계;
    프로세스 가스로서 사용되는 질소 - 상기 질소는 제1 유속(flow rate)을 가짐 - , 수소, 및 헬륨으로 제1 준 안정형 플라즈마 프로세스를 사용하여 상기 제1 하이 k 유전체 층에 제1 처리 프로세스를 수행하는 단계;
    프로세스 가스로서 사용되는 질소 - 상기 질소는 제2 유속을 가짐 - , 수소, 및 헬륨으로 제2 준 안정형 플라즈마 프로세스를 사용하여 상기 제2 하이 k 유전체 층에 제2 처리 프로세스를 수행하는 단계; 및
    상기 제1 하이 k 유전체 층 및 상기 제2 하이 k 유전체 층 위에 각각 제1 금속 층 및 제2 금속 층을 형성하는 단계
    를 포함하는, 방법.
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