JPH11251595A - 置換ゲート構造を有するトランジスタの製造方法 - Google Patents
置換ゲート構造を有するトランジスタの製造方法Info
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- JPH11251595A JPH11251595A JP10368146A JP36814698A JPH11251595A JP H11251595 A JPH11251595 A JP H11251595A JP 10368146 A JP10368146 A JP 10368146A JP 36814698 A JP36814698 A JP 36814698A JP H11251595 A JPH11251595 A JP H11251595A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 極短ゲート長のトランジスタ作製方法を提供
する。 【解決手段】 本トランジスタは、半導体層の第１領域
（１６）を半導体層（１２）の第２領域（１８）から分
離することによって作製される。第１トランジスタ用の
第１の使い捨てゲート構造が、半導体層（１２）の第１
領域（１６）を覆って形成されるよう。第１の使い捨て
ゲート構造（２６）は置換可能材料を含むことができ
る。半導体層（１２）の第２領域を覆って第２の相補型
トランジスタの第２の使い捨てゲート構造（２８）が形
成される。第１の使い捨てゲート構造（２６）を覆って
置換層（７０）が形成される。置換層（７０）は置換材
料を含むことができる。第１の使い捨てゲート構造（２
６）の置換可能材料の少なくとも一部分が置換層（７
０）の置換材料で以て置き換えられて、第１ゲート構造
（８０）が形成される。
する。 【解決手段】 本トランジスタは、半導体層の第１領域
（１６）を半導体層（１２）の第２領域（１８）から分
離することによって作製される。第１トランジスタ用の
第１の使い捨てゲート構造が、半導体層（１２）の第１
領域（１６）を覆って形成されるよう。第１の使い捨て
ゲート構造（２６）は置換可能材料を含むことができ
る。半導体層（１２）の第２領域を覆って第２の相補型
トランジスタの第２の使い捨てゲート構造（２８）が形
成される。第１の使い捨てゲート構造（２６）を覆って
置換層（７０）が形成される。置換層（７０）は置換材
料を含むことができる。第１の使い捨てゲート構造（２
６）の置換可能材料の少なくとも一部分が置換層（７
０）の置換材料で以て置き換えられて、第１ゲート構造
（８０）が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体デバイ
ス分野に関するものであって、更に詳細には置換形成さ
れたゲート構造を有するトランジスタとその製造方法と
に関する。
ス分野に関するものであって、更に詳細には置換形成さ
れたゲート構造を有するトランジスタとその製造方法と
に関する。
【０００２】
【従来の技術】テレビ、電話、ラジオ、およびコンピュ
ータといった最近の電子機器は固体デバイスで構成され
るのが一般的である。電子機器において固体デバイスが
好ましいのは、それらが非常に小さく、また比較的安価
であるためである。更に、固体デバイスは可動部分を持
たず、電荷キャリアの運動に基づいているため非常に信
頼性が高い。
ータといった最近の電子機器は固体デバイスで構成され
るのが一般的である。電子機器において固体デバイスが
好ましいのは、それらが非常に小さく、また比較的安価
であるためである。更に、固体デバイスは可動部分を持
たず、電荷キャリアの運動に基づいているため非常に信
頼性が高い。
【０００３】固体デバイスには、トランジスタ、コンデ
ンサ、抵抗、および同様な部品が含まれる。トランジス
タの１つのタイプに相補型金属酸化物半導体（ＣＭＯ
Ｓ）トランジスタがある。ＣＭＯＳトランジスタは、互
いに逆のタイプの一対のトランジスタが一緒に用いられ
るものである。ＣＭＯＳトランジスタは低消費電力の論
理回路、および同様な回路に用いられよう。
ンサ、抵抗、および同様な部品が含まれる。トランジス
タの１つのタイプに相補型金属酸化物半導体（ＣＭＯ
Ｓ）トランジスタがある。ＣＭＯＳトランジスタは、互
いに逆のタイプの一対のトランジスタが一緒に用いられ
るものである。ＣＭＯＳトランジスタは低消費電力の論
理回路、および同様な回路に用いられよう。
【０００４】ＣＭＯＳトランジスタのゲートは中性の材
料で構成され、後でｎ形およびｐ形など、互いに逆のタ
イプにドープされるのが普通である。中性のゲート材料
は、いずれのタイプのゲートに対しても特性に悪影響を
及ぼさないと見られる材料とするのが普通である。この
結果、ゲート材料は必ずしも各タイプのゲートに特に適
したものとなっていない。
料で構成され、後でｎ形およびｐ形など、互いに逆のタ
イプにドープされるのが普通である。中性のゲート材料
は、いずれのタイプのゲートに対しても特性に悪影響を
及ぼさないと見られる材料とするのが普通である。この
結果、ゲート材料は必ずしも各タイプのゲートに特に適
したものとなっていない。
【０００５】
【発明の解決しようとする課題】ＣＭＯＳトランジスタ
のゲートは使い捨てゲート技術（ｄｉｓｐｏｓａｂｌｅ
ｇａｔｅｔｅｃｈｎｏｌｏｇｙ）を用いて構築されよ
う。その技術によれば、使い捨てゲート誘電体および／
またはゲート母体が形成され、後に除去される。次に、
使い捨てゲート誘電体および／またはゲート母体を除去
したスロット中に新しいゲート誘電体および／またはゲ
ート母体が形成される。しかし、ゲート誘電体を改修す
ることは、一般に、もし熱的手段を使って改修を行えば
ゲート誘電体の厚さの問題に、また堆積法によってゲー
ト誘電体を形成すればスロット幅の拡大問題に、更に／
あるいは極端に狭いスロット寸法の場合には均一性の問
題につながる。
のゲートは使い捨てゲート技術（ｄｉｓｐｏｓａｂｌｅ
ｇａｔｅｔｅｃｈｎｏｌｏｇｙ）を用いて構築されよ
う。その技術によれば、使い捨てゲート誘電体および／
またはゲート母体が形成され、後に除去される。次に、
使い捨てゲート誘電体および／またはゲート母体を除去
したスロット中に新しいゲート誘電体および／またはゲ
ート母体が形成される。しかし、ゲート誘電体を改修す
ることは、一般に、もし熱的手段を使って改修を行えば
ゲート誘電体の厚さの問題に、また堆積法によってゲー
ト誘電体を形成すればスロット幅の拡大問題に、更に／
あるいは極端に狭いスロット寸法の場合には均一性の問
題につながる。
【０００６】従って、当該分野において、進歩した相補
型金属酸化物半導体（ＣＭＯＳ）およびその他のタイプ
のトランジスタに対する需要が生ずる。本発明は、従来
のトランジスタに付随する欠点および問題点を本質的に
解消または低減する、置換形成されたゲート構造を有す
るトランジスタおよびその製造方法を提供する。
型金属酸化物半導体（ＣＭＯＳ）およびその他のタイプ
のトランジスタに対する需要が生ずる。本発明は、従来
のトランジスタに付随する欠点および問題点を本質的に
解消または低減する、置換形成されたゲート構造を有す
るトランジスタおよびその製造方法を提供する。
【０００７】
【課題を解決するための手段】本発明に従えば、半導体
デバイスは半導体層の第１領域を前記半導体層の第２領
域から分離することによって作製されよう。第１トラン
ジスタの第１の使い捨てゲート構造が前記半導体層の前
記第１領域を覆って形成されよう。この第１の使い捨て
ゲート構造は置換可能材料を含むことができる。第２ト
ランジスタの第２の使い捨てゲート構造が前記半導体層
の前記第２領域を覆って形成されよう。前記第１の使い
捨てゲート構造を覆って置換層が形成されよう。この置
換層は置換材料を含むことができる。前記第１の使い捨
てゲート構造の置換可能材料の少なくとも一部が、前記
置換層の置換材料で以て置き換えられて第１ゲート構造
が形成されよう。
デバイスは半導体層の第１領域を前記半導体層の第２領
域から分離することによって作製されよう。第１トラン
ジスタの第１の使い捨てゲート構造が前記半導体層の前
記第１領域を覆って形成されよう。この第１の使い捨て
ゲート構造は置換可能材料を含むことができる。第２ト
ランジスタの第２の使い捨てゲート構造が前記半導体層
の前記第２領域を覆って形成されよう。前記第１の使い
捨てゲート構造を覆って置換層が形成されよう。この置
換層は置換材料を含むことができる。前記第１の使い捨
てゲート構造の置換可能材料の少なくとも一部が、前記
置換層の置換材料で以て置き換えられて第１ゲート構造
が形成されよう。
【０００８】更に詳細には、本発明の一実施例に従え
ば、置換および置換可能材料を熱的にアニールすること
により、置換可能材料を置換材料で以て置き換えること
ができる。この実施例では、置換および置換可能材料
は、摂氏約４００−５００度で約１５ないし９０分間、
熱的にアニールされよう。これらおよびその他の実施例
で、置換材料は置換可能材料のすべて、あるいは本質的
にすべてと置き換えられよう。
ば、置換および置換可能材料を熱的にアニールすること
により、置換可能材料を置換材料で以て置き換えること
ができる。この実施例では、置換および置換可能材料
は、摂氏約４００−５００度で約１５ないし９０分間、
熱的にアニールされよう。これらおよびその他の実施例
で、置換材料は置換可能材料のすべて、あるいは本質的
にすべてと置き換えられよう。
【０００９】前記第１および第２領域を覆って平坦化層
が形成されて、前記第１および第２の使い捨てゲート構
造の少なくとも一部分が露出される。一実施例では、前
記第２の使い捨てゲート構造の露出部を覆ってキャップ
が形成されよう。この実施例では、置換層は、平坦化
層、第１の使い捨てゲート構造の露出部分、およびキャ
ップを覆って置換層を堆積させることによって形成する
ことができる。別の実施例では、置換層は、第１および
第２の使い捨てゲート構造の露出部分を覆って形成され
よう。この実施例では、この置換層は、パターニングお
よびエッチされて、第２の使い捨てゲート構造の露出部
分が再露出されよう。
が形成されて、前記第１および第２の使い捨てゲート構
造の少なくとも一部分が露出される。一実施例では、前
記第２の使い捨てゲート構造の露出部を覆ってキャップ
が形成されよう。この実施例では、置換層は、平坦化
層、第１の使い捨てゲート構造の露出部分、およびキャ
ップを覆って置換層を堆積させることによって形成する
ことができる。別の実施例では、置換層は、第１および
第２の使い捨てゲート構造の露出部分を覆って形成され
よう。この実施例では、この置換層は、パターニングお
よびエッチされて、第２の使い捨てゲート構造の露出部
分が再露出されよう。
【００１０】本発明の特別な実施例に従えば、第２の使
い捨てゲート構造は第２置換可能材料を含むことができ
る。この実施例では、第２置換材料を含む第２置換層が
第２の使い捨てゲート構造を覆って形成されよう。第２
の使い捨てゲート構造の第２置換可能材料の少なくとも
一部分は第２置換材料で以て置き換えられて第２ゲート
構造が形成されよう。第１および第２置換可能材料は同
じ材料を含むことができ、また第１および第２置換材料
は同じ材料を含むことも、あるいは異なる材料を含むこ
ともできる。
い捨てゲート構造は第２置換可能材料を含むことができ
る。この実施例では、第２置換材料を含む第２置換層が
第２の使い捨てゲート構造を覆って形成されよう。第２
の使い捨てゲート構造の第２置換可能材料の少なくとも
一部分は第２置換材料で以て置き換えられて第２ゲート
構造が形成されよう。第１および第２置換可能材料は同
じ材料を含むことができ、また第１および第２置換材料
は同じ材料を含むことも、あるいは異なる材料を含むこ
ともできる。
【００１１】本発明の特別な実施例では、第１ゲート構
造の第１ゲート母体は第１の材料を含むことができる。
第２ゲート構造の第２ゲート母体は、第２の、異種の材
料を含むことができる。この実施例では、第１の材料は
独創的な置換可能材料であり、シリコン、シリコン・ゲ
ルマニウム、および同様な材料を部分的に含む多結晶材
料を含むことができ、ｐ形にドープされよう。第２の材
料は、第１の材料に置き換わることのできる、アルミニ
ウムあるいはその他適当な材料を含むことができる。
造の第１ゲート母体は第１の材料を含むことができる。
第２ゲート構造の第２ゲート母体は、第２の、異種の材
料を含むことができる。この実施例では、第１の材料は
独創的な置換可能材料であり、シリコン、シリコン・ゲ
ルマニウム、および同様な材料を部分的に含む多結晶材
料を含むことができ、ｐ形にドープされよう。第２の材
料は、第１の材料に置き換わることのできる、アルミニ
ウムあるいはその他適当な材料を含むことができる。
【００１２】本発明の別の特別な実施例では、第１ゲー
ト構造の第１ゲート母体は、第１の材料を含むことがで
きる。第２ゲート構造の第２ゲート母体は第２の、異種
の材料を含むことができる。この実施例では、第１の材
料は独創的な置換可能材料であり、シリコン、シリコン
・ゲルマニウム、および同様な材料を部分的に含む多結
晶材料を含むことができ、ｎ形にドープされよう。第２
の材料は、第１の材料に置き換わることのできる、アル
ミニウムあるいはその他適当な材料を含むことができ
る。
ト構造の第１ゲート母体は、第１の材料を含むことがで
きる。第２ゲート構造の第２ゲート母体は第２の、異種
の材料を含むことができる。この実施例では、第１の材
料は独創的な置換可能材料であり、シリコン、シリコン
・ゲルマニウム、および同様な材料を部分的に含む多結
晶材料を含むことができ、ｎ形にドープされよう。第２
の材料は、第１の材料に置き換わることのできる、アル
ミニウムあるいはその他適当な材料を含むことができ
る。
【００１３】本発明の重要な技術的特徴には、トランジ
スタゲート構造を形成する進歩した方法を提供すること
が含まれる。特に、ゲート母体は、使い捨てゲートの置
換可能材料を置換材料で以て置き換えることによって形
成されよう。従って、トランジスタのゲート母体および
その他の構造は、従来使い捨てゲート技術で用いられて
いるパターニングおよび／またはエッチング工程なしで
形成できる。
スタゲート構造を形成する進歩した方法を提供すること
が含まれる。特に、ゲート母体は、使い捨てゲートの置
換可能材料を置換材料で以て置き換えることによって形
成されよう。従って、トランジスタのゲート母体および
その他の構造は、従来使い捨てゲート技術で用いられて
いるパターニングおよび／またはエッチング工程なしで
形成できる。
【００１４】本発明の別の技術的特徴は、進歩したトラ
ンジスタを供給することである。特に、ゲート誘電体を
置換および／または損傷を与えることなしに、使い捨て
ゲートが置換できる。従って、本トランジスタはゲート
誘電体を置換することに付随する問題点、例えば、厚
さ、スロット幅の拡大、あるいは極端に狭い寸法での不
均一性の問題で悩まされることがない。更に、結果のゲ
ート構造は好ましい仕事関数、シート抵抗値、および低
ゲート空乏化特性（depletion)を備えている。
ンジスタを供給することである。特に、ゲート誘電体を
置換および／または損傷を与えることなしに、使い捨て
ゲートが置換できる。従って、本トランジスタはゲート
誘電体を置換することに付随する問題点、例えば、厚
さ、スロット幅の拡大、あるいは極端に狭い寸法での不
均一性の問題で悩まされることがない。更に、結果のゲ
ート構造は好ましい仕事関数、シート抵抗値、および低
ゲート空乏化特性（depletion)を備えている。
【００１５】その他の技術的特徴は、以下の図面、説
明、および開示から、当業者には容易に明らかとなろ
う。
明、および開示から、当業者には容易に明らかとなろ
う。
【００１６】本発明およびそれの特徴をより完全に理解
するために、図面と一緒に以下の説明を参照されたい。
図面において、同様な部品を指すために同じ参照符号が
用いられている。
するために、図面と一緒に以下の説明を参照されたい。
図面において、同様な部品を指すために同じ参照符号が
用いられている。
【００１７】
【発明の実施の形態】本発明の好適実施例およびその特
徴は、ここで図面１Ａ−Ｈを詳細に参照することによっ
て最もよく理解できる。図面では、同様な部品に対して
同じ参照符号が付されている。図１Ａ−Ｈは、置換形成
されたゲート構造を有する相補型金属酸化物半導体（Ｃ
ＭＯＳ）電界効果トランジスタ（ＦＥＴ）の製造を示し
ている。以下でより詳細に説明するように、使い捨てゲ
ート構造の少なくとも一部分が置き換えられて、ゲート
構造が形成される。従って、この使い捨てゲート構造は
伝統的な使い捨てゲート技術に従ってパターニングおよ
び／またはエッチされる必要がない。そのようなパター
ニングおよびエッチングはゲート誘電体に対して損傷を
与える可能性があり、ゲート誘電体の置換を必要とし、
そのため、製造プロセス中に、スロット幅の拡大、均一
性、および厚さの問題が生ずる。更に、本発明の置換ゲ
ート技術は、好ましい仕事関数、シート抵抗値、および
低ゲート空乏化を有するゲート構造を可能とする。
徴は、ここで図面１Ａ−Ｈを詳細に参照することによっ
て最もよく理解できる。図面では、同様な部品に対して
同じ参照符号が付されている。図１Ａ−Ｈは、置換形成
されたゲート構造を有する相補型金属酸化物半導体（Ｃ
ＭＯＳ）電界効果トランジスタ（ＦＥＴ）の製造を示し
ている。以下でより詳細に説明するように、使い捨てゲ
ート構造の少なくとも一部分が置き換えられて、ゲート
構造が形成される。従って、この使い捨てゲート構造は
伝統的な使い捨てゲート技術に従ってパターニングおよ
び／またはエッチされる必要がない。そのようなパター
ニングおよびエッチングはゲート誘電体に対して損傷を
与える可能性があり、ゲート誘電体の置換を必要とし、
そのため、製造プロセス中に、スロット幅の拡大、均一
性、および厚さの問題が生ずる。更に、本発明の置換ゲ
ート技術は、好ましい仕事関数、シート抵抗値、および
低ゲート空乏化を有するゲート構造を可能とする。
【００１８】
【実施例】図１Ａは、本発明の一実施例に従う相補型ト
ランジスタを構築するための初期の半導体構造１０を示
す。この相補型トランジスタは、ディープ・サブミクロ
ン、十分の一ミクロン、およびそれ以下のゲート長のも
のとすることができる。本発明のスコープから外れるこ
となしに、この相補型トランジスタがその他の寸法のも
のであることも可能であることは理解されよう。更に、
本発明のスコープから外れることなしに、非相補型のト
ランジスタを使用することも可能であることは理解され
よう。
ランジスタを構築するための初期の半導体構造１０を示
す。この相補型トランジスタは、ディープ・サブミクロ
ン、十分の一ミクロン、およびそれ以下のゲート長のも
のとすることができる。本発明のスコープから外れるこ
となしに、この相補型トランジスタがその他の寸法のも
のであることも可能であることは理解されよう。更に、
本発明のスコープから外れることなしに、非相補型のト
ランジスタを使用することも可能であることは理解され
よう。
【００１９】初期の半導体構造１０は半導体層１２を含
むことができる。半導体層１２はウエハのような基板で
よい。この実施例で、半導体層１２は単結晶シリコン材
料を含むことができる。半導体層１２は、基板上に形成
された半導体材料の層であってもよいことも理解されよ
う。例えば、半導体層１２は、ウエハ上へ成長させたエ
ピタキシャル層、絶縁体上半導体（ＳＯＩ）系、および
同様な層でもよい。
むことができる。半導体層１２はウエハのような基板で
よい。この実施例で、半導体層１２は単結晶シリコン材
料を含むことができる。半導体層１２は、基板上に形成
された半導体材料の層であってもよいことも理解されよ
う。例えば、半導体層１２は、ウエハ上へ成長させたエ
ピタキシャル層、絶縁体上半導体（ＳＯＩ）系、および
同様な層でもよい。
【００２０】以下に詳細に述べる一実施例では、第１ト
ランジスタがｐ形トランジスタを含み、第２トランジス
タがｎ形トランジスタを含む。この実施例では、第１領
域１６は半導体層１２中に形成されたｎ形ウエル２０を
含み、第２領域１８は半導体層１２中に形成されたｐ形
ウエル２２を含むことができる。ｎ形ウエル２０は、リ
ン、砒素、あるいはアンチモンのようなｎ形ドーパント
をドープした、半導体層１２の単結晶シリコン材料を含
むことができる。ｐ形ウエル２２はホウ素等のｐ形ドー
パントをドープした、半導体層１２の単結晶シリコン材
料を含むことができる。本発明のスコープから外れるこ
となしに、その他のタイプのトランジスタを作製できる
ことを理解されよう。例えば、これらのトランジスタが
両方ともにｐ形トランジスタ、あるいはｐ形トランジス
タでもよい。更に、本発明のスコープから外れることな
しに、半導体層１２がその他の材料を含んだり、その他
のようにドープされたりできることを理解されよう。
ランジスタがｐ形トランジスタを含み、第２トランジス
タがｎ形トランジスタを含む。この実施例では、第１領
域１６は半導体層１２中に形成されたｎ形ウエル２０を
含み、第２領域１８は半導体層１２中に形成されたｐ形
ウエル２２を含むことができる。ｎ形ウエル２０は、リ
ン、砒素、あるいはアンチモンのようなｎ形ドーパント
をドープした、半導体層１２の単結晶シリコン材料を含
むことができる。ｐ形ウエル２２はホウ素等のｐ形ドー
パントをドープした、半導体層１２の単結晶シリコン材
料を含むことができる。本発明のスコープから外れるこ
となしに、その他のタイプのトランジスタを作製できる
ことを理解されよう。例えば、これらのトランジスタが
両方ともにｐ形トランジスタ、あるいはｐ形トランジス
タでもよい。更に、本発明のスコープから外れることな
しに、半導体層１２がその他の材料を含んだり、その他
のようにドープされたりできることを理解されよう。
【００２１】半導体層１２中に分離構造１４を形成する
ことができる。分離構造１４は半導体層１２を第１領域
１６と第２領域１８とに分離する。サブミクロン応用に
対しては、分離構造１４は浅いトレンチ分離構造を含む
ことができる。本発明のスコープから外れることなし
に、その他のタイプの分離構造を使用できることを理解
されよう。
ことができる。分離構造１４は半導体層１２を第１領域
１６と第２領域１８とに分離する。サブミクロン応用に
対しては、分離構造１４は浅いトレンチ分離構造を含む
ことができる。本発明のスコープから外れることなし
に、その他のタイプの分離構造を使用できることを理解
されよう。
【００２２】半導体層１２の第１領域１６を覆って第１
の使い捨てゲート構造２６が形成されよう。同様に、半
導体層１２の第２領域１８を覆って第２の使い捨てゲー
ト構造２８が形成されよう。ゲート構造２６および２８
は、１個または複数個のゲートを後で置換される点で使
い捨てである。しかし、使い捨てゲート構造２６または
２８はゲート構造として残すこともできる。
の使い捨てゲート構造２６が形成されよう。同様に、半
導体層１２の第２領域１８を覆って第２の使い捨てゲー
ト構造２８が形成されよう。ゲート構造２６および２８
は、１個または複数個のゲートを後で置換される点で使
い捨てである。しかし、使い捨てゲート構造２６または
２８はゲート構造として残すこともできる。
【００２３】一実施例では、第１および第２の使い捨て
ゲート構造２６および２８は、同じ処理工程によって形
成して、同じ材料を含むようにもできる。この実施例で
は、第１および第２の使い捨てゲート構造２６および２
８は、それぞれ、バッファ区分３０、置換可能区分３
２、およびキャップ区分３４を含むことができる。以下
でより詳しく述べるように、置換可能区分３２は、使い
捨てゲート構造２６および／または２８が置き換えられ
てゲート構造を形成することを許容する。バッファ区分
３０は、置換可能区分３２の置き換えの間に半導体層１
２の置換を防止するために、置換可能区分３２と半導体
層１２との間に取り付けられる。キャップ区分３４は、
以降の相補型トランジスタのソースおよびドレインを形
成する処理工程において、置換可能区分３２の成長、サ
リサイド化、またはその他の加工を防止するために、置
換可能区分３２を覆って取り付けられる。以下に述べる
ように、もし使い捨てゲート構造を置換しなければ、キ
ャップ区分３４は、ゲート母体となるはずの置換可能区
分３２のサリサイド化を許容するようにしてもよい。こ
れは、ソースおよびドレインのサリサイド化の間、また
は製造プロセスのその他の工程において、未キャップの
ゲートが被覆（ｃｌａｄ）されることを許容する。従っ
て、第１領域のゲートが置き換えられ、第２領域のゲー
トが置き換えられない集積回路では、第２領域のゲート
をキャップせずに、第２領域のゲートのサリサイド化を
許容することになろう。そのような集積回路では、回路
の一部分において低いゲート・シート抵抗値を有するｎ
ＭＯＳおよび／またはｐＭＯＳが使用されており、そこ
ではスレッショルド電圧が低いゲートシート抵抗値を達
成することほどに重要ではなく、他方、この回路の別の
部分では最初のゲート材料を変更せずに容易に作製で
き、回路のこの部分は、ゲートの抵抗値よりもむしろト
ランジスタ駆動電流に対するゲート容量の比に比例する
ゲート遅延によって支配されることになろう。
ゲート構造２６および２８は、同じ処理工程によって形
成して、同じ材料を含むようにもできる。この実施例で
は、第１および第２の使い捨てゲート構造２６および２
８は、それぞれ、バッファ区分３０、置換可能区分３
２、およびキャップ区分３４を含むことができる。以下
でより詳しく述べるように、置換可能区分３２は、使い
捨てゲート構造２６および／または２８が置き換えられ
てゲート構造を形成することを許容する。バッファ区分
３０は、置換可能区分３２の置き換えの間に半導体層１
２の置換を防止するために、置換可能区分３２と半導体
層１２との間に取り付けられる。キャップ区分３４は、
以降の相補型トランジスタのソースおよびドレインを形
成する処理工程において、置換可能区分３２の成長、サ
リサイド化、またはその他の加工を防止するために、置
換可能区分３２を覆って取り付けられる。以下に述べる
ように、もし使い捨てゲート構造を置換しなければ、キ
ャップ区分３４は、ゲート母体となるはずの置換可能区
分３２のサリサイド化を許容するようにしてもよい。こ
れは、ソースおよびドレインのサリサイド化の間、また
は製造プロセスのその他の工程において、未キャップの
ゲートが被覆（ｃｌａｄ）されることを許容する。従っ
て、第１領域のゲートが置き換えられ、第２領域のゲー
トが置き換えられない集積回路では、第２領域のゲート
をキャップせずに、第２領域のゲートのサリサイド化を
許容することになろう。そのような集積回路では、回路
の一部分において低いゲート・シート抵抗値を有するｎ
ＭＯＳおよび／またはｐＭＯＳが使用されており、そこ
ではスレッショルド電圧が低いゲートシート抵抗値を達
成することほどに重要ではなく、他方、この回路の別の
部分では最初のゲート材料を変更せずに容易に作製で
き、回路のこの部分は、ゲートの抵抗値よりもむしろト
ランジスタ駆動電流に対するゲート容量の比に比例する
ゲート遅延によって支配されることになろう。
【００２４】一実施例では、バッファ区分３０はトラン
ジスタの一方または両方のゲート誘電体を含むことがで
きる。この実施例では、バッファ区分３０は酸化物窒化
物複合材料、窒化物、酸化物、または同様な物質を含む
ことができる。この実施例およびその他の実施例におい
て、バッファ区分３０は半導体層１２を覆って形成され
たバッファ層３１の一部でよい。バッファ層３１は使い
捨てゲート構造２６および２８を形成する時のエッチス
トップとして働く。
ジスタの一方または両方のゲート誘電体を含むことがで
きる。この実施例では、バッファ区分３０は酸化物窒化
物複合材料、窒化物、酸化物、または同様な物質を含む
ことができる。この実施例およびその他の実施例におい
て、バッファ区分３０は半導体層１２を覆って形成され
たバッファ層３１の一部でよい。バッファ層３１は使い
捨てゲート構造２６および２８を形成する時のエッチス
トップとして働く。
【００２５】一実施例では、置換可能区分３２はトラン
ジスタの一方のゲート母体を含むことができる。この実
施例では、置換可能区分３２は、置換可能区分３２がｐ
形トランジスタのゲート母体を形成する場所において
は、ホウ素等のｐ形ドーパントをその場ドープあるいは
打ち込みドープした、多結晶シリコン、シリコン・ゲル
マニウム、および同様な物質を含むことができ、また置
換可能区分３２がｎ形トランジスタのゲート母体を形成
する場所では、砒素やリン等のｐ形ドーパントをその
場、または打ち込みドープした同じ材料を含むことがで
きる。別の実施例では、両トランジスタの置換可能区分
３２が置き換えられてトランジスタのゲート母体が形成
される。この実施例でも、置換可能区分３２は多結晶シ
リコン、シリコン・ゲルマニウム、および同様な物質を
含むことができる。バッファ区分３０の材料は、バッフ
ァ区分３０が置換可能区分３２の置き換えに対するスト
ップとして働くことを許容するために置換可能区分３２
に関連して使用された置換材料によって置き換えられる
べきでない。キャップ区分３４は酸化物等の誘電体を含
むことができる。本発明のスコープから外れることなし
に、バッファ区分３０、置換可能区分３２、およびキャ
ップ区分３４はその他の材料を含むことができることを
理解されよう。更に、本発明のスコープから外れること
なしに、使い捨てゲート構造２６および２８はその他の
材料および／または層を含むことができることを理解さ
れよう。
ジスタの一方のゲート母体を含むことができる。この実
施例では、置換可能区分３２は、置換可能区分３２がｐ
形トランジスタのゲート母体を形成する場所において
は、ホウ素等のｐ形ドーパントをその場ドープあるいは
打ち込みドープした、多結晶シリコン、シリコン・ゲル
マニウム、および同様な物質を含むことができ、また置
換可能区分３２がｎ形トランジスタのゲート母体を形成
する場所では、砒素やリン等のｐ形ドーパントをその
場、または打ち込みドープした同じ材料を含むことがで
きる。別の実施例では、両トランジスタの置換可能区分
３２が置き換えられてトランジスタのゲート母体が形成
される。この実施例でも、置換可能区分３２は多結晶シ
リコン、シリコン・ゲルマニウム、および同様な物質を
含むことができる。バッファ区分３０の材料は、バッフ
ァ区分３０が置換可能区分３２の置き換えに対するスト
ップとして働くことを許容するために置換可能区分３２
に関連して使用された置換材料によって置き換えられる
べきでない。キャップ区分３４は酸化物等の誘電体を含
むことができる。本発明のスコープから外れることなし
に、バッファ区分３０、置換可能区分３２、およびキャ
ップ区分３４はその他の材料を含むことができることを
理解されよう。更に、本発明のスコープから外れること
なしに、使い捨てゲート構造２６および２８はその他の
材料および／または層を含むことができることを理解さ
れよう。
【００２６】図１Ｂを参照すると、第１および第２領域
１６および１８を覆って絶縁層４０が形成される。絶縁
層４０の形成に先立って側壁の再酸化を実行してもよ
い。再酸化によって、使い捨てゲート構造２６および２
８の形成時にエッチされ、置換可能区分３２の端部に沿
って成長するバッファ区分３０の端部が再構築されよ
う。
１６および１８を覆って絶縁層４０が形成される。絶縁
層４０の形成に先立って側壁の再酸化を実行してもよ
い。再酸化によって、使い捨てゲート構造２６および２
８の形成時にエッチされ、置換可能区分３２の端部に沿
って成長するバッファ区分３０の端部が再構築されよ
う。
【００２７】一実施例では、絶縁層４０は、半導体層１
２および使い捨てゲート構造２６および２８を覆って堆
積させることができる。この実施例では、絶縁層４０は
バッファ層３１および使い捨てゲート構造２６および２
８を覆って堆積させることができる。絶縁層４０は酸化
物層、窒化物層、または同様な物質の層を含むことがで
きる。絶縁層４０は５０−１５０オングストロームの厚
さでよい。本発明のスコープから外れることなしに、絶
縁層４０は半導体要素を絶縁できる、その他の材料およ
び厚さを含むことができることを理解されよう。
２および使い捨てゲート構造２６および２８を覆って堆
積させることができる。この実施例では、絶縁層４０は
バッファ層３１および使い捨てゲート構造２６および２
８を覆って堆積させることができる。絶縁層４０は酸化
物層、窒化物層、または同様な物質の層を含むことがで
きる。絶縁層４０は５０−１５０オングストロームの厚
さでよい。本発明のスコープから外れることなしに、絶
縁層４０は半導体要素を絶縁できる、その他の材料およ
び厚さを含むことができることを理解されよう。
【００２８】図１Ｃを参照すると、第１領域１６を覆う
絶縁層４０の部分が除去されて、第１の使い捨てゲート
構造２６の周りに第１側壁絶縁体４２が残される。一実
施例では、このことは、第２領域１８を覆う絶縁層４０
の部分をマスクして、第１領域１６を覆う絶縁層４０を
異方性エッチすることによって実行される。本発明のス
コープから外れることなしに、第１側壁絶縁体４２はそ
の他のやり方で形成できることを理解されよう。第１領
域１６を覆うバッファ層３１の部分もまた除去されて、
第１領域１６中の半導体層１２が露出される。一実施例
では、第１領域１６を覆うバッファ層３１の部分は、第
１領域１６を覆う絶縁層４０の部分を除去するために用
いられた異方性エッチングによって除去されよう。
絶縁層４０の部分が除去されて、第１の使い捨てゲート
構造２６の周りに第１側壁絶縁体４２が残される。一実
施例では、このことは、第２領域１８を覆う絶縁層４０
の部分をマスクして、第１領域１６を覆う絶縁層４０を
異方性エッチすることによって実行される。本発明のス
コープから外れることなしに、第１側壁絶縁体４２はそ
の他のやり方で形成できることを理解されよう。第１領
域１６を覆うバッファ層３１の部分もまた除去されて、
第１領域１６中の半導体層１２が露出される。一実施例
では、第１領域１６を覆うバッファ層３１の部分は、第
１領域１６を覆う絶縁層４０の部分を除去するために用
いられた異方性エッチングによって除去されよう。
【００２９】次に、第１トランジスタ用のソース４４お
よびドレイン４６が形成されよう。一実施例では、図１
Ｃに示されるように、ソース４４およびドレイン４６は
持ち上げることができる。この実施例では、持ち上がっ
たソース４４およびドレイン４６は、使い捨てゲート構
造２６に隣接する半導体層１２の第１領域１６を覆って
形成されたシリコンまたはシリコン・ゲルマニウムのド
ープされたエピタキシャル層を含むことができる。好ま
しくは、持ち上がったソース４４およびドレイン４６は
適当な堆積手法によってその場ドープされる。あるい
は、ソース４４およびドレイン４６は堆積後に打ち込み
等の手段によってドープすることもできる。
よびドレイン４６が形成されよう。一実施例では、図１
Ｃに示されるように、ソース４４およびドレイン４６は
持ち上げることができる。この実施例では、持ち上がっ
たソース４４およびドレイン４６は、使い捨てゲート構
造２６に隣接する半導体層１２の第１領域１６を覆って
形成されたシリコンまたはシリコン・ゲルマニウムのド
ープされたエピタキシャル層を含むことができる。好ま
しくは、持ち上がったソース４４およびドレイン４６は
適当な堆積手法によってその場ドープされる。あるい
は、ソース４４およびドレイン４６は堆積後に打ち込み
等の手段によってドープすることもできる。
【００３０】半導体層１２の第１領域１６中に形成され
るｐ形トランジスタ用として、エピタキシャルシリコン
層はホウ素等のｐ形ドーパントをドープされよう。ある
いは、エピタキシャルシリコン層はｎ形ドーパント上の
ｐ＋ドーパントを含む二重ドーパントでドープすること
もできる。本発明のスコープから外れることなしに、ソ
ース４４およびドレイン４６はその他のドーパントを含
むことができることを理解されよう。更に、本発明のス
コープから外れることなしに、ソース４４およびドレイ
ン４６はその他の方法で形成できることを理解されよ
う。
るｐ形トランジスタ用として、エピタキシャルシリコン
層はホウ素等のｐ形ドーパントをドープされよう。ある
いは、エピタキシャルシリコン層はｎ形ドーパント上の
ｐ＋ドーパントを含む二重ドーパントでドープすること
もできる。本発明のスコープから外れることなしに、ソ
ース４４およびドレイン４６はその他のドーパントを含
むことができることを理解されよう。更に、本発明のス
コープから外れることなしに、ソース４４およびドレイ
ン４６はその他の方法で形成できることを理解されよ
う。
【００３１】図１Ｄを参照すると、第２領域１８を覆う
絶縁層４０の部分が除去されて、第２の使い捨てゲート
構造２８の周りに第２側壁絶縁体５０が残される。既に
述べたように、このことは第２領域１８を覆う絶縁層４
０の異方性エッチングによって実行されよう。本発明の
スコープから外れることなしに、第２側壁絶縁体５０は
その他のやり方で形成できることを理解されよう。第２
領域１８を覆うバッファ層３１の部分もまた除去され
て、第２領域１８中の半導体層１２が露出される。一実
施例では、この部分は、第２領域１８を覆う絶縁層４０
の部分を除去するために用いられた異方性エッチングに
よって除去することができる。
絶縁層４０の部分が除去されて、第２の使い捨てゲート
構造２８の周りに第２側壁絶縁体５０が残される。既に
述べたように、このことは第２領域１８を覆う絶縁層４
０の異方性エッチングによって実行されよう。本発明の
スコープから外れることなしに、第２側壁絶縁体５０は
その他のやり方で形成できることを理解されよう。第２
領域１８を覆うバッファ層３１の部分もまた除去され
て、第２領域１８中の半導体層１２が露出される。一実
施例では、この部分は、第２領域１８を覆う絶縁層４０
の部分を除去するために用いられた異方性エッチングに
よって除去することができる。
【００３２】半導体層１２を覆ってマスク層５２が堆積
されよう。マスク層５２は、第１トランジスタ用ソース
４４およびドレイン４６等の、既に形成されている構造
を保護して、第２トランジスタのソースおよびドレイン
を形成するプロセスを続けるために用いられる。一実施
例では、マスク層５２は、第１トランジスタの、第１の
使い捨てゲート構造１６、第１側壁絶縁体４２、ソース
４４、およびドレイン４６を覆うことができる。この実
施例で、マスク層５２は半導体層１２を覆って堆積さ
れ、第２領域１８からエッチして除去されよう。マスク
材料の一部分（図示されていない）を、第２トランジス
タの第２側壁絶縁体５０上に残してもよい。本発明のス
コープから外れることなしに、マスク層５２はその他の
やり方で形成できることを理解されよう。例えば、マス
ク層５２は第２領域１８中の絶縁層４０およびバッファ
層３１の除去に先立って堆積することができ、また第２
領域１８からマスク層５２、絶縁層４０、およびバッフ
ァ層３１を同時に除去するために異方性エッチすること
もできる。
されよう。マスク層５２は、第１トランジスタ用ソース
４４およびドレイン４６等の、既に形成されている構造
を保護して、第２トランジスタのソースおよびドレイン
を形成するプロセスを続けるために用いられる。一実施
例では、マスク層５２は、第１トランジスタの、第１の
使い捨てゲート構造１６、第１側壁絶縁体４２、ソース
４４、およびドレイン４６を覆うことができる。この実
施例で、マスク層５２は半導体層１２を覆って堆積さ
れ、第２領域１８からエッチして除去されよう。マスク
材料の一部分（図示されていない）を、第２トランジス
タの第２側壁絶縁体５０上に残してもよい。本発明のス
コープから外れることなしに、マスク層５２はその他の
やり方で形成できることを理解されよう。例えば、マス
ク層５２は第２領域１８中の絶縁層４０およびバッファ
層３１の除去に先立って堆積することができ、また第２
領域１８からマスク層５２、絶縁層４０、およびバッフ
ァ層３１を同時に除去するために異方性エッチすること
もできる。
【００３３】マスク層５２は窒化物層を含むことができ
る。この実施例では、窒化物層は約５０−１００オング
ストロームの厚さでよい。本発明のスコープから外れる
ことなしに、マスク層５２はエピタキシャル成長によら
ないその他の材料を含むことができることを理解されよ
う。
る。この実施例では、窒化物層は約５０−１００オング
ストロームの厚さでよい。本発明のスコープから外れる
ことなしに、マスク層５２はエピタキシャル成長によら
ないその他の材料を含むことができることを理解されよ
う。
【００３４】次に、第２トランジスタ用のソース５４お
よびドレイン５６が形成されよう。一実施例では、図１
Ｄに示されるように、ソース５４およびドレイン５６を
持ち上げることができる。既に第１トランジスタの持ち
上がったソース４４およびドレイン４６に関連して述べ
たように、持ち上がったソース５４およびドレイン５６
は、使い捨てゲート２８に隣接する半導体層１２の第２
領域１８を覆って形成された、シリコンまたはシリコン
・ゲルマニウムのドープされたエピタキシャル層を含む
ことができる。好ましくは、持ち上がったソース５４お
よびドレイン５６は適当な堆積手段によってその場ドー
プされる。あるいは、ソース５４およびドレイン５６は
堆積後に打ち込み等の手段でドープすることができる。
よびドレイン５６が形成されよう。一実施例では、図１
Ｄに示されるように、ソース５４およびドレイン５６を
持ち上げることができる。既に第１トランジスタの持ち
上がったソース４４およびドレイン４６に関連して述べ
たように、持ち上がったソース５４およびドレイン５６
は、使い捨てゲート２８に隣接する半導体層１２の第２
領域１８を覆って形成された、シリコンまたはシリコン
・ゲルマニウムのドープされたエピタキシャル層を含む
ことができる。好ましくは、持ち上がったソース５４お
よびドレイン５６は適当な堆積手段によってその場ドー
プされる。あるいは、ソース５４およびドレイン５６は
堆積後に打ち込み等の手段でドープすることができる。
【００３５】半導体層１２の第２領域１８中に形成され
るｎ形トランジスタに対しては、エピタキシャルシリコ
ン層はリン、砒素、あるいはアンチモン等のｎ形ドーパ
ントで以てドープされよう。あるいはエピタキシャルシ
リコン層はｐ形ドーパント上のｎ＋ドーパントを含む二
重ドーパントで以てドープされよう。本発明のスコープ
から外れることなしに、第２トランジスタのソース５４
およびドレイン５６はその他のやり方で形成できること
を理解されよう。
るｎ形トランジスタに対しては、エピタキシャルシリコ
ン層はリン、砒素、あるいはアンチモン等のｎ形ドーパ
ントで以てドープされよう。あるいはエピタキシャルシ
リコン層はｐ形ドーパント上のｎ＋ドーパントを含む二
重ドーパントで以てドープされよう。本発明のスコープ
から外れることなしに、第２トランジスタのソース５４
およびドレイン５６はその他のやり方で形成できること
を理解されよう。
【００３６】この時点でマスク層５２が除去されよう。
一実施例では、マスク層５２は従来の異方性エッチング
によって除去されよう。マスク材料の一部分（図示され
ていない）は第１トランジスタの第１側壁絶縁体４２上
に残してもよい。本発明のスコープから外れることなし
に、マスク層５２はその他のやり方で除去できることを
理解されよう。
一実施例では、マスク層５２は従来の異方性エッチング
によって除去されよう。マスク材料の一部分（図示され
ていない）は第１トランジスタの第１側壁絶縁体４２上
に残してもよい。本発明のスコープから外れることなし
に、マスク層５２はその他のやり方で除去できることを
理解されよう。
【００３７】マスク層５２を除去した後で、持ち上がっ
たソース４４、５４およびドレイン４６、５６は更に処
理が続けられる。例えば、単一または二重ドープのソー
スおよびドレインの実施例では、ソース４４、５４およ
びドレイン４６、５６は高速熱アニール（ＲＴＡ）にさ
らされて、所望のゲートとソースおよびドレインとの重
なりに依存して、ドーパントを拡散させることが行われ
よう。本発明のスコープから外れることなしに、持ち上
がったソース４４、５４およびドレイン４６、５６はそ
の他のやり方で処理できることを理解されよう。
たソース４４、５４およびドレイン４６、５６は更に処
理が続けられる。例えば、単一または二重ドープのソー
スおよびドレインの実施例では、ソース４４、５４およ
びドレイン４６、５６は高速熱アニール（ＲＴＡ）にさ
らされて、所望のゲートとソースおよびドレインとの重
なりに依存して、ドーパントを拡散させることが行われ
よう。本発明のスコープから外れることなしに、持ち上
がったソース４４、５４およびドレイン４６、５６はそ
の他のやり方で処理できることを理解されよう。
【００３８】ソース４４、５４およびドレイン４６、５
６は、これも被覆することができる。この被覆は、持ち
上がったソース４４、５４およびドレイン４６、５６の
一部分を覆う金属層の形成またはサリサイド化の手段に
よって、持ち上がったソース４４、５４およびドレイン
４６、５６を覆う低抵抗材料を形成する。未キャップの
ゲート構造も、ソース４４、５４およびドレイン４６、
５６と一緒に被覆されよう。第１および／または第２ト
ランジスタのゲート構造の置換に先立つこの段階での被
覆は、置換ゲート構造がさらされる熱処理を減らす効果
を持つ。
６は、これも被覆することができる。この被覆は、持ち
上がったソース４４、５４およびドレイン４６、５６の
一部分を覆う金属層の形成またはサリサイド化の手段に
よって、持ち上がったソース４４、５４およびドレイン
４６、５６を覆う低抵抗材料を形成する。未キャップの
ゲート構造も、ソース４４、５４およびドレイン４６、
５６と一緒に被覆されよう。第１および／または第２ト
ランジスタのゲート構造の置換に先立つこの段階での被
覆は、置換ゲート構造がさらされる熱処理を減らす効果
を持つ。
【００３９】図１Ｅを参照すると、半導体層１２の第１
領域１６および第２領域１８を覆って平坦化層６０が形
成されよう。平坦化層６０は第１の使い捨てゲート構造
２６の一部６２と、第２の使い捨てゲート構造２８の一
部６４とを露出する。もし未キャップのゲート構造が既
にサリサイド化されていれば、ゲート構造は平坦化層に
よって露出されることはない（図示されていない）。一
実施例では、平坦化層６０は直接的に半導体構造上へ堆
積されて、第１および第２の使い捨てゲート構造２６お
よび２８の置換可能区分３２を露出するように平坦化さ
れよう。この実施例では、平坦化層６０は本質的にキャ
ップ区分３４のレベルあるいはそれ以上にまで堆積され
て、次に、容易に置換可能な区分３２のレベルにまで平
坦化されよう。本発明のスコープから外れることなし
に、平坦化層６０はその他のやり方で形成できることを
理解されよう。
領域１６および第２領域１８を覆って平坦化層６０が形
成されよう。平坦化層６０は第１の使い捨てゲート構造
２６の一部６２と、第２の使い捨てゲート構造２８の一
部６４とを露出する。もし未キャップのゲート構造が既
にサリサイド化されていれば、ゲート構造は平坦化層に
よって露出されることはない（図示されていない）。一
実施例では、平坦化層６０は直接的に半導体構造上へ堆
積されて、第１および第２の使い捨てゲート構造２６お
よび２８の置換可能区分３２を露出するように平坦化さ
れよう。この実施例では、平坦化層６０は本質的にキャ
ップ区分３４のレベルあるいはそれ以上にまで堆積され
て、次に、容易に置換可能な区分３２のレベルにまで平
坦化されよう。本発明のスコープから外れることなし
に、平坦化層６０はその他のやり方で形成できることを
理解されよう。
【００４０】一実施例では、平坦化層６０は酸化物を含
むことができる。この実施例では、平坦化層６０は化学
的堆積（ＣＶＤ）プロセスによって堆積することがで
き、化学的・機械的研磨（ＣＭＰ）、エッチバック、お
よび同様な方法によって平坦化できる。本発明のスコー
プから外れることなしに、平坦化層６０はその他の材料
を含むことができ、またその他のやり方によって堆積、
平坦化および／またはエッチして、第１および第２の使
い捨てゲート構造２６および２８の部分を露出できるこ
とを理解されよう。もしサリサイド化ゲート構造が平坦
化層によって露出されるのでなければ、ゲート構造は、
酸化物層と比べてＣＭＰでの除去がより難しい窒化物層
などの手段によって保護されよう。
むことができる。この実施例では、平坦化層６０は化学
的堆積（ＣＶＤ）プロセスによって堆積することがで
き、化学的・機械的研磨（ＣＭＰ）、エッチバック、お
よび同様な方法によって平坦化できる。本発明のスコー
プから外れることなしに、平坦化層６０はその他の材料
を含むことができ、またその他のやり方によって堆積、
平坦化および／またはエッチして、第１および第２の使
い捨てゲート構造２６および２８の部分を露出できるこ
とを理解されよう。もしサリサイド化ゲート構造が平坦
化層によって露出されるのでなければ、ゲート構造は、
酸化物層と比べてＣＭＰでの除去がより難しい窒化物層
などの手段によって保護されよう。
【００４１】処理のこの時点で、使い捨てゲート構造２
６および２８が露出した状態で、もし置き換えるつもり
がなく、またもし上で述べたように、ソース４４、５４
およびドレイン４６、５６と既にサリサイド化していな
ければ、ゲート構造を覆ってゲートサリサイドが形成さ
れよう。一実施例に従えば、ｐＭＯＳトランジスタのゲ
ートは置き換えられることなく、またｎＭＯＳトランジ
スタのゲートが置き換えられよう。この実施例では、ｎ
ＭＯＳトランジスタのゲートを覆ってキャップが形成さ
れ（図示されていない）、ｐＭＯＳトランジスタのゲー
トを覆ってチタン等のシリサイド材料が堆積され反応さ
せられて、ｐＭＯＳトランジスタのゲート上部に金属被
覆が形成されるが、置換可能ゲート構造を完全に置換す
ることはない。別の実施例では、ｎＭＯＳトランジスタ
のゲートが覆われた後で、ｐＭＯＳトランジスタのゲー
トを、ｐＭＯＳトランジスタの置換可能材料の露出領域
のみを覆って成長する選択的なチタンシリサイド（Ｔｉ
Ｓｉ2）等の金属被覆材料の自己整合的なエピタキシャ
ル堆積によって金属被覆することが行われよう。この間
の、あるいはその他の処理工程での、ｐＭＯＳトランジ
スタまたはその他のトランジスタのゲートサリサイド化
は、トランジスタのシート抵抗値を下げる。
６および２８が露出した状態で、もし置き換えるつもり
がなく、またもし上で述べたように、ソース４４、５４
およびドレイン４６、５６と既にサリサイド化していな
ければ、ゲート構造を覆ってゲートサリサイドが形成さ
れよう。一実施例に従えば、ｐＭＯＳトランジスタのゲ
ートは置き換えられることなく、またｎＭＯＳトランジ
スタのゲートが置き換えられよう。この実施例では、ｎ
ＭＯＳトランジスタのゲートを覆ってキャップが形成さ
れ（図示されていない）、ｐＭＯＳトランジスタのゲー
トを覆ってチタン等のシリサイド材料が堆積され反応さ
せられて、ｐＭＯＳトランジスタのゲート上部に金属被
覆が形成されるが、置換可能ゲート構造を完全に置換す
ることはない。別の実施例では、ｎＭＯＳトランジスタ
のゲートが覆われた後で、ｐＭＯＳトランジスタのゲー
トを、ｐＭＯＳトランジスタの置換可能材料の露出領域
のみを覆って成長する選択的なチタンシリサイド（Ｔｉ
Ｓｉ2）等の金属被覆材料の自己整合的なエピタキシャ
ル堆積によって金属被覆することが行われよう。この間
の、あるいはその他の処理工程での、ｐＭＯＳトランジ
スタまたはその他のトランジスタのゲートサリサイド化
は、トランジスタのシート抵抗値を下げる。
【００４２】図１Ｆを参照すると、第２の使い捨てゲー
ト２８の露出部分６４を覆ってキャップ６６が形成され
よう。一実施例では、キャップ６６は、酸化物、窒化
物、あるいは第１の使い捨てゲート２６の置き換えの間
に第２の使い捨てゲート２８を保護することのできるそ
の他の材料を含むことができる。従って、以下で詳しく
説明するように、キャップ６６によって保護された第２
の使い捨てゲート構造２８を置換することなしに、第１
の使い捨てゲート構造２６を置き換えることができる。
窒化物の実施例では、キャップ６６は５０−５００オン
グストロームの厚さでよい。本発明のスコープから外れ
ることなしに、キャップ６６はその他のやり方で形成お
よび／または構成できることを理解されよう。
ト２８の露出部分６４を覆ってキャップ６６が形成され
よう。一実施例では、キャップ６６は、酸化物、窒化
物、あるいは第１の使い捨てゲート２６の置き換えの間
に第２の使い捨てゲート２８を保護することのできるそ
の他の材料を含むことができる。従って、以下で詳しく
説明するように、キャップ６６によって保護された第２
の使い捨てゲート構造２８を置換することなしに、第１
の使い捨てゲート構造２６を置き換えることができる。
窒化物の実施例では、キャップ６６は５０−５００オン
グストロームの厚さでよい。本発明のスコープから外れ
ることなしに、キャップ６６はその他のやり方で形成お
よび／または構成できることを理解されよう。
【００４３】以下で詳細に述べるように、次に、第１の
使い捨てゲート２６を覆って置換層７０が形成されよ
う。置換層７０は第１の使い捨てゲート２６の置換可能
区分３２の置換可能材料を置き換えることのできる置換
材料を含むことができる。従って、置換可能材料は第１
トランジスタのゲート材料となろう。ｐ形およびｎ形ト
ランジスタに対して、置換材料は、アルミニウム、アル
ミニウム・チタン等の複合材料、あるいはその他置換可
能材料を置き換えることのできる適当な材料を含むこと
ができる。アルミニウム材料は、その仕事関数、シート
抵抗値、および低ゲート空乏化特性のために、ｎ形トラ
ンジスタ用として特に好適である。他の仕事関数、シー
ト抵抗値、およびゲート空乏化特性を有する置換材料は
ｐ形トランジスタ用として好適であろう。ｐ形およびｎ
形トランジスタは、第１の使い捨てゲート２６の置換可
能区分３２の置換可能材料の代わりに置き換わることの
できる別の置換材料を含むことができることを理解され
よう。
使い捨てゲート２６を覆って置換層７０が形成されよ
う。置換層７０は第１の使い捨てゲート２６の置換可能
区分３２の置換可能材料を置き換えることのできる置換
材料を含むことができる。従って、置換可能材料は第１
トランジスタのゲート材料となろう。ｐ形およびｎ形ト
ランジスタに対して、置換材料は、アルミニウム、アル
ミニウム・チタン等の複合材料、あるいはその他置換可
能材料を置き換えることのできる適当な材料を含むこと
ができる。アルミニウム材料は、その仕事関数、シート
抵抗値、および低ゲート空乏化特性のために、ｎ形トラ
ンジスタ用として特に好適である。他の仕事関数、シー
ト抵抗値、およびゲート空乏化特性を有する置換材料は
ｐ形トランジスタ用として好適であろう。ｐ形およびｎ
形トランジスタは、第１の使い捨てゲート２６の置換可
能区分３２の置換可能材料の代わりに置き換わることの
できる別の置換材料を含むことができることを理解され
よう。
【００４４】一実施例では、置換層７０は、平坦化層６
０、第１の使い捨てゲート２６、およびキャップ６６を
覆って堆積されよう。置換層７０は、１，５００−２，
５００オングストロームの置換可能区分厚さに対して、
２，０００−４，０００オングストロームの厚さに堆積
されよう。アルミニウム・チタン複合材料に関しては、
置換層は１，５００−２，０００オングストローム厚の
アルミニウム層とそれを覆う５００−１，５００オング
ストローム厚のチタン層とである。本発明のスコープか
ら外れることなしに、置換層７０は、第１の使い捨てゲ
ート２６の除去可能区分３２の所望部分と置き換わるの
に十分な置換材料を含むその他の厚さに堆積できること
を理解されよう。
０、第１の使い捨てゲート２６、およびキャップ６６を
覆って堆積されよう。置換層７０は、１，５００−２，
５００オングストロームの置換可能区分厚さに対して、
２，０００−４，０００オングストロームの厚さに堆積
されよう。アルミニウム・チタン複合材料に関しては、
置換層は１，５００−２，０００オングストローム厚の
アルミニウム層とそれを覆う５００−１，５００オング
ストローム厚のチタン層とである。本発明のスコープか
ら外れることなしに、置換層７０は、第１の使い捨てゲ
ート２６の除去可能区分３２の所望部分と置き換わるの
に十分な置換材料を含むその他の厚さに堆積できること
を理解されよう。
【００４５】もし第２の使い捨てゲート２８を覆ってキ
ャップ６６が使用されなければ、置換層７０をパターニ
ングおよびエッチして、第２の使い捨てゲート２８の露
出部分６４が再露出されよう。従って、第１の使い捨て
ゲート２６の除去可能区分３２の置き換えの間に、置換
層７０の置換材料は第２の使い捨てゲート２８と相互作
用しない。特別な実施例では、置換層７０はパターニン
グおよびエッチされて、本質的に第１の使い捨てゲート
２６のみを覆う部分７２が残される。本発明のスコープ
から外れることなしに、置換層７０は、第１および第２
の使い捨てゲート２６および２８に対してその他の形状
に構成できることを理解されよう。
ャップ６６が使用されなければ、置換層７０をパターニ
ングおよびエッチして、第２の使い捨てゲート２８の露
出部分６４が再露出されよう。従って、第１の使い捨て
ゲート２６の除去可能区分３２の置き換えの間に、置換
層７０の置換材料は第２の使い捨てゲート２８と相互作
用しない。特別な実施例では、置換層７０はパターニン
グおよびエッチされて、本質的に第１の使い捨てゲート
２６のみを覆う部分７２が残される。本発明のスコープ
から外れることなしに、置換層７０は、第１および第２
の使い捨てゲート２６および２８に対してその他の形状
に構成できることを理解されよう。
【００４６】置き換え処理の間に、置換材料は矢印７４
で示されるようにゲートまで移動して、置換可能材料は
矢印７６で示されるように被覆層まで移動する。置換可
能材料は、置換材料によって完全に、または部分的に置
き換えられて、第１ゲート構造８０が形成されよう。好
ましくは、置換可能材料は、完全にまたは少なくとも本
質的に置換材料によって置き換えられる。
で示されるようにゲートまで移動して、置換可能材料は
矢印７６で示されるように被覆層まで移動する。置換可
能材料は、置換材料によって完全に、または部分的に置
き換えられて、第１ゲート構造８０が形成されよう。好
ましくは、置換可能材料は、完全にまたは少なくとも本
質的に置換材料によって置き換えられる。
【００４７】一実施例では、置換可能材料と置換材料と
の置き換わりを加速するために、置換および置換可能材
料が熱的にアニールされよう。特別な実施例では、置換
および置換可能材料は摂氏約４００−５００度の範囲
で、約１５ないし９０分間、熱的にアニールされよう。
本発明のスコープから外れることなしに、置換および置
換可能材料はその他のやり方で熱的にアニールできるこ
とを理解されよう。
の置き換わりを加速するために、置換および置換可能材
料が熱的にアニールされよう。特別な実施例では、置換
および置換可能材料は摂氏約４００−５００度の範囲
で、約１５ないし９０分間、熱的にアニールされよう。
本発明のスコープから外れることなしに、置換および置
換可能材料はその他のやり方で熱的にアニールできるこ
とを理解されよう。
【００４８】従って、一般に使い捨てゲート技術に付随
するパターニングおよびエッチングなしに、第１ゲート
構造８０が形成されることになる。この結果、ゲート誘
電体は損傷を受けず、置き換える必要はない。このよう
に、ゲート誘電体を再成長させたり、改修したりするこ
とに付随して発生する問題、例えば、厚さ、均一性、お
よびスロット幅の拡大といった問題を回避することがで
きる。更に、第１ゲート構造８０は、好ましい仕事関
数、シート抵抗値、および低ゲート空乏化特性を備えた
材料を含むことができる。
するパターニングおよびエッチングなしに、第１ゲート
構造８０が形成されることになる。この結果、ゲート誘
電体は損傷を受けず、置き換える必要はない。このよう
に、ゲート誘電体を再成長させたり、改修したりするこ
とに付随して発生する問題、例えば、厚さ、均一性、お
よびスロット幅の拡大といった問題を回避することがで
きる。更に、第１ゲート構造８０は、好ましい仕事関
数、シート抵抗値、および低ゲート空乏化特性を備えた
材料を含むことができる。
【００４９】置換可能材料の場所へ置換材料を置き換え
た後で、置換層７０まで移動している置き換えられた置
換可能材料は除去されよう。一実施例では、この半導体
構造は、置き換えられた置換可能材料およびキャップ６
６と一緒に、残りの置換層７０を除去するように平坦化
されよう。この実施例では、半導体構造は化学的・機械
的研磨（ＣＭＰ）、または同様な方法によって平坦化さ
れよう。本発明のスコープから外れることなしに、残り
の置換層７０、置き換えられた材料、およびキャップ６
６はその他のやり方で除去できることを理解されよう。
た後で、置換層７０まで移動している置き換えられた置
換可能材料は除去されよう。一実施例では、この半導体
構造は、置き換えられた置換可能材料およびキャップ６
６と一緒に、残りの置換層７０を除去するように平坦化
されよう。この実施例では、半導体構造は化学的・機械
的研磨（ＣＭＰ）、または同様な方法によって平坦化さ
れよう。本発明のスコープから外れることなしに、残り
の置換層７０、置き換えられた材料、およびキャップ６
６はその他のやり方で除去できることを理解されよう。
【００５０】図１Ｇを参照すると、ゲート構造８０は、
バッファ区分３０によって形成されるゲート誘電体８２
と、置換材料を含むゲート母体８４とを含むことができ
る。本発明のスコープから外れることなしに、ゲート構
造８０はその他の形状に構成できることを理解されよ
う。
バッファ区分３０によって形成されるゲート誘電体８２
と、置換材料を含むゲート母体８４とを含むことができ
る。本発明のスコープから外れることなしに、ゲート構
造８０はその他の形状に構成できることを理解されよ
う。
【００５１】一実施例では、ゲート母体８４は、エッチ
されてＴ型ゲートに、および／または平坦化されて非Ｔ
型ゲートに形成されよう。非Ｔ型ゲート上への選択的エ
ピタキシャル堆積等の方法は、エピタキシャル的なオー
バーグロース（ｏｖｅｒｇｒｏｗｔｈ）によるＴ型ゲー
トの形成を実現できる。ゲート母体８４は、ｐ形の第１
トランジスタの動作を最大化するように選ばれた材料を
含むことができる。一実施例では、ゲート母体８４は金
属的な材料を含むことができる。本発明のスコープから
外れることなしに、ゲート母体８４はその他適当な材料
を含むことができることを理解されよう。
されてＴ型ゲートに、および／または平坦化されて非Ｔ
型ゲートに形成されよう。非Ｔ型ゲート上への選択的エ
ピタキシャル堆積等の方法は、エピタキシャル的なオー
バーグロース（ｏｖｅｒｇｒｏｗｔｈ）によるＴ型ゲー
トの形成を実現できる。ゲート母体８４は、ｐ形の第１
トランジスタの動作を最大化するように選ばれた材料を
含むことができる。一実施例では、ゲート母体８４は金
属的な材料を含むことができる。本発明のスコープから
外れることなしに、ゲート母体８４はその他適当な材料
を含むことができることを理解されよう。
【００５２】容易にエッチ可能な区分３２がｎ形のゲー
ト材料を部分的に含んでいる実施例では、第２の使い捨
てゲート構造２８は第２トランジスタのゲート構造を含
んでおり、除去して置き換える必要はない。この実施例
では、第２の使い捨てゲート構造２８はサリサイド化構
造を含むことができる。上で述べたように、サリサイド
化に伴う高温のために溶融したり、その他第１ゲート構
造８０に対して悪影響が及んだりしないように、第１ゲ
ート構造２６の置き換えの前にサリサイド化が実行され
よう。こうすることで、トランジスタは独立的に形成さ
れたゲート構造８０および２８を含むことができる。独
立して形成されたゲート構造は、各々がその中で用いら
れているトランジスタのタイプに適した異種の材料を含
むことができる。容易にエッチ可能な区分３２がｐ形材
料を部分的に含んでいる実施例では、第１の使い捨てゲ
ート構造２６がキャップされて、上で使い捨てゲート構
造２６に関して既に説明したように、第２の使い捨てゲ
ート構造２８が除去および置換されよう。このように、
第１および第２トランジスタをそれぞれｐ形およびｎ形
と指定したことは説明の便宜上のためであって、本発明
の範囲を限定するものではない。例えば、トランジスタ
は非相補型トランジスタでも構わない。
ト材料を部分的に含んでいる実施例では、第２の使い捨
てゲート構造２８は第２トランジスタのゲート構造を含
んでおり、除去して置き換える必要はない。この実施例
では、第２の使い捨てゲート構造２８はサリサイド化構
造を含むことができる。上で述べたように、サリサイド
化に伴う高温のために溶融したり、その他第１ゲート構
造８０に対して悪影響が及んだりしないように、第１ゲ
ート構造２６の置き換えの前にサリサイド化が実行され
よう。こうすることで、トランジスタは独立的に形成さ
れたゲート構造８０および２８を含むことができる。独
立して形成されたゲート構造は、各々がその中で用いら
れているトランジスタのタイプに適した異種の材料を含
むことができる。容易にエッチ可能な区分３２がｐ形材
料を部分的に含んでいる実施例では、第１の使い捨てゲ
ート構造２６がキャップされて、上で使い捨てゲート構
造２６に関して既に説明したように、第２の使い捨てゲ
ート構造２８が除去および置換されよう。このように、
第１および第２トランジスタをそれぞれｐ形およびｎ形
と指定したことは説明の便宜上のためであって、本発明
の範囲を限定するものではない。例えば、トランジスタ
は非相補型トランジスタでも構わない。
【００５３】第２の使い捨てゲート構造２８が置き換え
られる実施例では、第１ゲート構造８０の露出部分８８
を覆ってキャップ８６が形成されよう。一実施例では、
第１ゲート構造８０の露出部分８８はゲート母体８４の
上部でよい。一実施例では、キャップ８６は酸化物、窒
化物、その他第２の使い捨てゲート２８の置き換え中に
第１ゲート構造８０を保護できる材料を含むことができ
る。従って、以下で詳しく説明するように、第２の使い
捨てゲート構造２８は、キャップ８６によって保護され
た第１ゲート構造８０を置き換えることなく、あるいは
それに対して悪影響を及ぼすことなく、置き換えられよ
う。窒化物の実施例では、キャップ８６は５０−５００
オングストローム厚でよい。本発明のスコープから外れ
ることなしに、キャップ８６はその他の材料を含み、ま
た／あるいはその他の形状に構成できることを理解され
よう。
られる実施例では、第１ゲート構造８０の露出部分８８
を覆ってキャップ８６が形成されよう。一実施例では、
第１ゲート構造８０の露出部分８８はゲート母体８４の
上部でよい。一実施例では、キャップ８６は酸化物、窒
化物、その他第２の使い捨てゲート２８の置き換え中に
第１ゲート構造８０を保護できる材料を含むことができ
る。従って、以下で詳しく説明するように、第２の使い
捨てゲート構造２８は、キャップ８６によって保護され
た第１ゲート構造８０を置き換えることなく、あるいは
それに対して悪影響を及ぼすことなく、置き換えられよ
う。窒化物の実施例では、キャップ８６は５０−５００
オングストローム厚でよい。本発明のスコープから外れ
ることなしに、キャップ８６はその他の材料を含み、ま
た／あるいはその他の形状に構成できることを理解され
よう。
【００５４】第２の使い捨てゲート２８を覆って、第２
置換層９０が形成されよう。置換層７０に関連して既に
説明したように、第２置換層９０は、第２の使い捨てゲ
ート２８の置換可能区分３２の置換可能材料と置き換わ
ることのできる置換材料を含むことができる。従って、
置換可能材料は第２トランジスタのゲート材料となるで
あろう。ｐ形およびｎ形トランジスタに対して、置換材
料は、アルミニウム、アルミニウム・チタン等の複合材
料、あるいはその他置換可能材料と置き換わることので
きる適当な材料を含むことができる。アルミニウム材料
は、その仕事関数、シート抵抗値、および低ゲート空乏
化特性のために、特にｎ形トランジスタ用として好適で
ある。他の仕事関数、シート抵抗値、およびゲート空乏
化特性を有する置換材料は、ｐ形トランジスタ用として
好適であろう。ｐ形およびｎ形トランジスタが、第２の
使い捨てゲート構造２８の置換可能区分３２の置換可能
材料の代わりに置き換わることのできるその他の置換材
料を含むことができることを理解されよう。
置換層９０が形成されよう。置換層７０に関連して既に
説明したように、第２置換層９０は、第２の使い捨てゲ
ート２８の置換可能区分３２の置換可能材料と置き換わ
ることのできる置換材料を含むことができる。従って、
置換可能材料は第２トランジスタのゲート材料となるで
あろう。ｐ形およびｎ形トランジスタに対して、置換材
料は、アルミニウム、アルミニウム・チタン等の複合材
料、あるいはその他置換可能材料と置き換わることので
きる適当な材料を含むことができる。アルミニウム材料
は、その仕事関数、シート抵抗値、および低ゲート空乏
化特性のために、特にｎ形トランジスタ用として好適で
ある。他の仕事関数、シート抵抗値、およびゲート空乏
化特性を有する置換材料は、ｐ形トランジスタ用として
好適であろう。ｐ形およびｎ形トランジスタが、第２の
使い捨てゲート構造２８の置換可能区分３２の置換可能
材料の代わりに置き換わることのできるその他の置換材
料を含むことができることを理解されよう。
【００５５】一実施例では、第２置換層９０が、平坦化
層６０、第２の使い捨てゲート２８、およびキャップ８
６を覆って堆積されよう。この特別な実施例では、第２
置換層９０は、１，５００−２，５００オングストロー
ムの置換可能区分厚３２に対して、２，０００−４，０
００オングストローム厚に堆積されよう。本発明のスコ
ープから外れることなしに、第２置換層９０は、第２の
使い捨てゲート２８の除去可能区分３２の所望部分と置
き換わるのに十分な置換材料を含むその他の厚さにまで
堆積されよう。
層６０、第２の使い捨てゲート２８、およびキャップ８
６を覆って堆積されよう。この特別な実施例では、第２
置換層９０は、１，５００−２，５００オングストロー
ムの置換可能区分厚３２に対して、２，０００−４，０
００オングストローム厚に堆積されよう。本発明のスコ
ープから外れることなしに、第２置換層９０は、第２の
使い捨てゲート２８の除去可能区分３２の所望部分と置
き換わるのに十分な置換材料を含むその他の厚さにまで
堆積されよう。
【００５６】もし第１ゲート構造８０を覆ってキャップ
８６が使用されなければ、第２置換層９０をパターニン
グおよびエッチして、第１ゲート構造８０の上部８８が
再露出されよう。従って、第２置換層９０の置換材料
は、第２の使い捨てゲート２８の除去可能区分３２の置
き換えの間、第１ゲート構造８０と相互作用しない。こ
の特別な実施例では、第２置換層９０はパターニングお
よびエッチされて、本質的に第２の使い捨てゲート２８
のみを覆う部分９２が残されよう。本発明のスコープか
ら外れることなしに、第２置換層９０は、第１ゲート構
造８０および第２使い捨てゲート２８に対してその他の
形状に構成できることを理解されよう。
８６が使用されなければ、第２置換層９０をパターニン
グおよびエッチして、第１ゲート構造８０の上部８８が
再露出されよう。従って、第２置換層９０の置換材料
は、第２の使い捨てゲート２８の除去可能区分３２の置
き換えの間、第１ゲート構造８０と相互作用しない。こ
の特別な実施例では、第２置換層９０はパターニングお
よびエッチされて、本質的に第２の使い捨てゲート２８
のみを覆う部分９２が残されよう。本発明のスコープか
ら外れることなしに、第２置換層９０は、第１ゲート構
造８０および第２使い捨てゲート２８に対してその他の
形状に構成できることを理解されよう。
【００５７】第１の使い捨てゲート２６に関連して既に
述べたように、第２の使い捨てゲート構造２８の置換可
能材料の少なくとも一部が、第２置換層９０の置換材料
によって置き換えられよう。この置き換えの間に、第２
置換層９０の置換材料は矢印９４で示されるように第２
の使い捨てゲート２８の置換区分３２まで移動してお
り、また置換可能区分３２の置換可能材料は矢印９６で
示されるように、第２置換層９０にまで移動してきてい
る。置換可能材料は置換材料によって、完全あるいは部
分的に置き換えられて、第２ゲート構造１００が形成さ
れよう。好ましくは、置換可能材料は置換材料によっ
て、完全にあるいは少なくとも本質的に置き換えられ
る。
述べたように、第２の使い捨てゲート構造２８の置換可
能材料の少なくとも一部が、第２置換層９０の置換材料
によって置き換えられよう。この置き換えの間に、第２
置換層９０の置換材料は矢印９４で示されるように第２
の使い捨てゲート２８の置換区分３２まで移動してお
り、また置換可能区分３２の置換可能材料は矢印９６で
示されるように、第２置換層９０にまで移動してきてい
る。置換可能材料は置換材料によって、完全あるいは部
分的に置き換えられて、第２ゲート構造１００が形成さ
れよう。好ましくは、置換可能材料は置換材料によっ
て、完全にあるいは少なくとも本質的に置き換えられ
る。
【００５８】一実施例では、置き換えを加速するため
に、置換および置換可能材料が熱的にアニールされよ
う。この特別な実施例では、置換および置換可能材料
は、摂氏約４００−５００度において約１５ないし９０
分間、熱的にアニールされよう。本発明のスコープから
外れることなしに、置換および置換可能材料はその他の
やり方で、熱的にアニールおよび／または置き換えでき
ることを理解されよう。
に、置換および置換可能材料が熱的にアニールされよ
う。この特別な実施例では、置換および置換可能材料
は、摂氏約４００−５００度において約１５ないし９０
分間、熱的にアニールされよう。本発明のスコープから
外れることなしに、置換および置換可能材料はその他の
やり方で、熱的にアニールおよび／または置き換えでき
ることを理解されよう。
【００５９】従って、第２ゲート構造１００は、一般に
使い捨てゲート技術に付随するパターニングおよびエッ
チングなしで形成できることになる。この結果、ゲート
誘電体は損傷を受けず、置換する必要がない。このよう
に、ゲート誘電体を再成長または改修することに関連す
る問題、例えば、厚さ、均一性、およびスロット幅の拡
大等の問題は回避されよう。更に、第２ゲート構造１０
０は好ましい仕事関数、シート抵抗値および低ゲート空
乏化レートを備える材料を含むことができる。
使い捨てゲート技術に付随するパターニングおよびエッ
チングなしで形成できることになる。この結果、ゲート
誘電体は損傷を受けず、置換する必要がない。このよう
に、ゲート誘電体を再成長または改修することに関連す
る問題、例えば、厚さ、均一性、およびスロット幅の拡
大等の問題は回避されよう。更に、第２ゲート構造１０
０は好ましい仕事関数、シート抵抗値および低ゲート空
乏化レートを備える材料を含むことができる。
【００６０】図１Ｈを参照すると、置換可能材料の代わ
りの置換材料の置き換えの後で、第２置換層９０まで移
動している置き換えられた置換可能材料が除去されよ
う。一実施例では、この半導体構造は平坦化されて、置
き換えられた置換可能材料およびキャップ８６と一緒に
残りの第２置換層９０が除去されよう。この実施例で、
半導体構造１０は化学的・機械的研磨（ＣＭＰ）または
同様な手法によって平坦化することができる。本発明の
スコープから外れることなしに、残りの第２置換層９
０、置き換えられた材料、およびキャップ８６はその他
のやり方で除去できることを理解されよう。ゲートがサ
リサイド化される実施例に対しては、窒化物等の層がサ
リサイド領域を覆って形成されよう。窒化物層は化学的
・機械的研磨（ＣＭＰ）処理の間に容易に除去されな
い。従って、化学的・機械的研磨（ＣＭＰ）工程はサリ
サイド化領域に損傷を与えず、更に／またはそれを除去
しない。サリサイド化領域は、化学的・機械的研磨（Ｃ
ＭＰ）またはその他の平坦化プロセスの間に、その他の
やり方でも保護できることを理解されよう。
りの置換材料の置き換えの後で、第２置換層９０まで移
動している置き換えられた置換可能材料が除去されよ
う。一実施例では、この半導体構造は平坦化されて、置
き換えられた置換可能材料およびキャップ８６と一緒に
残りの第２置換層９０が除去されよう。この実施例で、
半導体構造１０は化学的・機械的研磨（ＣＭＰ）または
同様な手法によって平坦化することができる。本発明の
スコープから外れることなしに、残りの第２置換層９
０、置き換えられた材料、およびキャップ８６はその他
のやり方で除去できることを理解されよう。ゲートがサ
リサイド化される実施例に対しては、窒化物等の層がサ
リサイド領域を覆って形成されよう。窒化物層は化学的
・機械的研磨（ＣＭＰ）処理の間に容易に除去されな
い。従って、化学的・機械的研磨（ＣＭＰ）工程はサリ
サイド化領域に損傷を与えず、更に／またはそれを除去
しない。サリサイド化領域は、化学的・機械的研磨（Ｃ
ＭＰ）またはその他の平坦化プロセスの間に、その他の
やり方でも保護できることを理解されよう。
【００６１】ゲート構造１００は、バッファ区分３０に
よって形成されたゲート誘電体１０２と、第２置換材料
を含むゲート母体１０４とを含むことができる。本発明
のスコープから外れることなしに、ゲート構造１００は
その他の形状に構成できることを理解されよう。一実施
例では、第１および第２置換可能材料は両方とも同じ材
料を含むことができる。この場合には、使い捨てゲート
母体構造２６および２８は、単一の置換層で以て同時に
置き換えられよう。この実施例では、両使い捨てゲート
母体構造２６および２８が置き換えられるので、保護キ
ャップを使用する必要はなく、また置換層をパターニン
グおよびエッチする必要もない。
よって形成されたゲート誘電体１０２と、第２置換材料
を含むゲート母体１０４とを含むことができる。本発明
のスコープから外れることなしに、ゲート構造１００は
その他の形状に構成できることを理解されよう。一実施
例では、第１および第２置換可能材料は両方とも同じ材
料を含むことができる。この場合には、使い捨てゲート
母体構造２６および２８は、単一の置換層で以て同時に
置き換えられよう。この実施例では、両使い捨てゲート
母体構造２６および２８が置き換えられるので、保護キ
ャップを使用する必要はなく、また置換層をパターニン
グおよびエッチする必要もない。
【００６２】一実施例では、ゲート母体１０４は、エッ
チしてＴ型ゲートに、および／または平坦化して非Ｔ型
ゲートに加工されよう。非Ｔ型ゲート上への選択的エピ
タキシャル堆積等の方法によって、エピタキシャル的な
オーバーグロースによるＴ型ゲートの形成が可能であ
る。ゲート母体１０４はｎ形の第２トランジスタの動作
を最大化するように選ばれた材料を含むことができる。
一実施例では、ゲート母体１０４はアルミニウムおよび
同様な材料を含むことができる。本発明のスコープから
外れることなしに、第２ゲート母体１０４はその他の適
当な材料を含むことができることを理解されよう。
チしてＴ型ゲートに、および／または平坦化して非Ｔ型
ゲートに加工されよう。非Ｔ型ゲート上への選択的エピ
タキシャル堆積等の方法によって、エピタキシャル的な
オーバーグロースによるＴ型ゲートの形成が可能であ
る。ゲート母体１０４はｎ形の第２トランジスタの動作
を最大化するように選ばれた材料を含むことができる。
一実施例では、ゲート母体１０４はアルミニウムおよび
同様な材料を含むことができる。本発明のスコープから
外れることなしに、第２ゲート母体１０４はその他の適
当な材料を含むことができることを理解されよう。
【００６３】キャップを被せて、使い捨てゲート構造の
すべてまたは少なくとも一部分を置き換えることを繰り
返すことによって、任意の複数個のトランジスタが置換
形成されたゲート母体を有するようにできる。トランジ
スタは相補型トランジスタでも、あるいは同じタイプの
ものでもよい。更に、トランジスタのソースおよびドレ
インは独立的に形成することができ、その場ドープされ
た材料を含むことができる。
すべてまたは少なくとも一部分を置き換えることを繰り
返すことによって、任意の複数個のトランジスタが置換
形成されたゲート母体を有するようにできる。トランジ
スタは相補型トランジスタでも、あるいは同じタイプの
ものでもよい。更に、トランジスタのソースおよびドレ
インは独立的に形成することができ、その場ドープされ
た材料を含むことができる。
【００６４】相補型トランジスタに関しては、ｎ形およ
びｐ形ゲートはそれに付随するゲート仕事関数を持ち、
それはトランジスタのスレッショルド電圧を部分的に決
定する。トランジスタのスレッショルド電圧は、ゲート
の仕事関数、半導体の仕事関数、およびトランジスタチ
ャンネル領域中のドーパント濃度を含む因子によって決
まる。
びｐ形ゲートはそれに付随するゲート仕事関数を持ち、
それはトランジスタのスレッショルド電圧を部分的に決
定する。トランジスタのスレッショルド電圧は、ゲート
の仕事関数、半導体の仕事関数、およびトランジスタチ
ャンネル領域中のドーパント濃度を含む因子によって決
まる。
【００６５】ゲート誘電体の厚さが減少すると、トラン
ジスタチャンネル領域中のドーパント濃度は、トランジ
スタのスレッショルド電圧を所望の値へ変化させるため
に本質的に増大する。誘電体の厚さがゼロの極限では、
トランジスタチャンネル領域中のドーパント濃度はスレ
ッショルド電圧を所望の値に変化させるために、無限大
ドーパント濃度の限界へ接近するであろう。このよう
に、ゲート誘電体の厚さが減少すると、トランジスタの
スレッショルド電圧をドーパント濃度で制御することは
益々困難となることが理解される。従って、異なる応用
に対して、トランジスタのスレッショルド電圧またはオ
フ電流は、現在行われているようにドーパント濃度のみ
によって行うのではなく、部分的にゲート仕事関数によ
って調節されることが期待されよう。
ジスタチャンネル領域中のドーパント濃度は、トランジ
スタのスレッショルド電圧を所望の値へ変化させるため
に本質的に増大する。誘電体の厚さがゼロの極限では、
トランジスタチャンネル領域中のドーパント濃度はスレ
ッショルド電圧を所望の値に変化させるために、無限大
ドーパント濃度の限界へ接近するであろう。このよう
に、ゲート誘電体の厚さが減少すると、トランジスタの
スレッショルド電圧をドーパント濃度で制御することは
益々困難となることが理解される。従って、異なる応用
に対して、トランジスタのスレッショルド電圧またはオ
フ電流は、現在行われているようにドーパント濃度のみ
によって行うのではなく、部分的にゲート仕事関数によ
って調節されることが期待されよう。
【００６６】異なるゲート材料またはゲートタイプは、
トランジスタのスレッショルド電圧を部分的に決定でき
るゲート仕事関数も、それに付随して異なっており、ス
レッショルド電圧を制御するためにドーパント濃度を使
用することの困難さもあって、異なるスレッショルド電
圧を要求するトランジスタに対しては、ゲート材料また
はゲートタイプをそのトランジスタ毎に変更して、回路
中のトランジスタのゲート材料に多様な材料を適宜使用
することによって、回路中のトランジスタのスレッショ
ルド電圧を変化させることができることが部分的に認め
られている。更に、異なるゲート材料またはゲートタイ
プの応用は、相補的なｎ形およびｐ形のトランジスタを
含み、ｎ形およびｐ形トランジスタに対して異なるスレ
ッショルド電圧が所望されるＣＭＯＳ回路のためのもの
ではあるが、ＣＭＯＳ回路の応用としてはｎ形およびｐ
形トランジスタに関して単に異なるスレッショルド電圧
以上のものが要求されることも認識されている。むし
ろ、それ以上に、特別なｎ形トランジスタではそれ自身
が回路の異なる場所において異なるスレッショルド電圧
を有するように、特別なｎ形トランジスタは低いスレッ
ショルド電圧を有し、特別なｎ形トランジスタは高いス
レッショルド電圧を有するようになることが求められて
いる。同様に、特別なｐ形トランジスタではそれ自身が
回路の異なる場所において異なるスレッショルド電圧を
有するように、特別なｐ形トランジスタは低いスレッシ
ョルド電圧を有し、特別なｐ形トランジスタは高いスレ
ッショルド電圧を有するようにすることが付加的に求め
られている。このように、所望のスレッショルド電圧に
設定するために多様なゲート材料を使用することは、与
えられた回路応用の必要に応じて、相補型トランジスタ
でも非相補型トランジスタでも行われよう。
トランジスタのスレッショルド電圧を部分的に決定でき
るゲート仕事関数も、それに付随して異なっており、ス
レッショルド電圧を制御するためにドーパント濃度を使
用することの困難さもあって、異なるスレッショルド電
圧を要求するトランジスタに対しては、ゲート材料また
はゲートタイプをそのトランジスタ毎に変更して、回路
中のトランジスタのゲート材料に多様な材料を適宜使用
することによって、回路中のトランジスタのスレッショ
ルド電圧を変化させることができることが部分的に認め
られている。更に、異なるゲート材料またはゲートタイ
プの応用は、相補的なｎ形およびｐ形のトランジスタを
含み、ｎ形およびｐ形トランジスタに対して異なるスレ
ッショルド電圧が所望されるＣＭＯＳ回路のためのもの
ではあるが、ＣＭＯＳ回路の応用としてはｎ形およびｐ
形トランジスタに関して単に異なるスレッショルド電圧
以上のものが要求されることも認識されている。むし
ろ、それ以上に、特別なｎ形トランジスタではそれ自身
が回路の異なる場所において異なるスレッショルド電圧
を有するように、特別なｎ形トランジスタは低いスレッ
ショルド電圧を有し、特別なｎ形トランジスタは高いス
レッショルド電圧を有するようになることが求められて
いる。同様に、特別なｐ形トランジスタではそれ自身が
回路の異なる場所において異なるスレッショルド電圧を
有するように、特別なｐ形トランジスタは低いスレッシ
ョルド電圧を有し、特別なｐ形トランジスタは高いスレ
ッショルド電圧を有するようにすることが付加的に求め
られている。このように、所望のスレッショルド電圧に
設定するために多様なゲート材料を使用することは、与
えられた回路応用の必要に応じて、相補型トランジスタ
でも非相補型トランジスタでも行われよう。
【００６７】上の説明は、主として、スレッショルド電
圧を設定するために与えられたゲート仕事関数を有する
ゲート材料またはゲートタイプを使用することに関する
ものであったが、ゲート材料がゲートのシート抵抗値に
も大きく影響することも同様に理解される。例えば、金
属ゲートのシート抵抗値は半導体材料のそれよりも大幅
に低く、またサリサイド被覆ゲート材料のそれよりも低
いであろう。ゲートのシート抵抗値には、ゲートの高さ
に沿っての垂直方向電流経路による抵抗寄与のほかに、
ゲート長に沿っての横方向電流経路の抵抗寄与が含まれ
ていることを指摘しておく。
圧を設定するために与えられたゲート仕事関数を有する
ゲート材料またはゲートタイプを使用することに関する
ものであったが、ゲート材料がゲートのシート抵抗値に
も大きく影響することも同様に理解される。例えば、金
属ゲートのシート抵抗値は半導体材料のそれよりも大幅
に低く、またサリサイド被覆ゲート材料のそれよりも低
いであろう。ゲートのシート抵抗値には、ゲートの高さ
に沿っての垂直方向電流経路による抵抗寄与のほかに、
ゲート長に沿っての横方向電流経路の抵抗寄与が含まれ
ていることを指摘しておく。
【００６８】ゲートのシート抵抗値は、特別な回路にと
って、あるいは回路の特別な場所にとって非常に重要で
ある。更に、回路中の、あるいは回路の特別な場所にお
けるゲートのシート抵抗値は、１つのタイプ例えばｎＭ
ＯＳデバイスにとって、あるいはｐＭＯＳを含む別のタ
イプのデバイスにとって非常に重要である。いくつかの
応用に対して、特別なＲＦ回路においてそうであるよう
に、デバイスのゲートのシート抵抗値のほうが回路のス
レッショルド電圧よりも回路機能にとって重要であると
いうことである。更に注意すべきことは、ゲートのシー
ト抵抗値は、ゲート長に沿っての横方向の電流経路が、
大きい全ゲート抵抗値を導入し回路全体の特性を劣化さ
せるような幅広いデバイスにとって更に重要であるとい
うことである。
って、あるいは回路の特別な場所にとって非常に重要で
ある。更に、回路中の、あるいは回路の特別な場所にお
けるゲートのシート抵抗値は、１つのタイプ例えばｎＭ
ＯＳデバイスにとって、あるいはｐＭＯＳを含む別のタ
イプのデバイスにとって非常に重要である。いくつかの
応用に対して、特別なＲＦ回路においてそうであるよう
に、デバイスのゲートのシート抵抗値のほうが回路のス
レッショルド電圧よりも回路機能にとって重要であると
いうことである。更に注意すべきことは、ゲートのシー
ト抵抗値は、ゲート長に沿っての横方向の電流経路が、
大きい全ゲート抵抗値を導入し回路全体の特性を劣化さ
せるような幅広いデバイスにとって更に重要であるとい
うことである。
【００６９】低いゲートシート抵抗値を要求するデバイ
スは、従来の使い捨てゲート技術に用いられているよう
な手段によって、あるいはここに述べた置き換え方式の
ゲート技術の手段によって、新しいゲート材料を採用す
ることができる。例えば、置換可能ゲート材料をＡｌで
置き換えることによって、サリサイド化ｎ形ポリシリコ
ンよりも低いゲート抵抗値を得ることができ、またｎ形
ポリシリコンゲートデバイスのそれの〜０．２Ｖ内のス
レッショルド電圧を得ることができる。ｐ形ポリシリコ
ンゲートのｐＭＯＳＦＥＴのゲートを置き換える場合に
は、Ａｌによる置き換えによってスレッショルド電圧を
〜１．０Ｖだけシフトさせることができる一方で、特定
の応用では、ｐＭＯＳのＶｔにおけるこの増加が、ｐ形
ポリシリコンゲートから金属Ａｌゲートへの変更による
ゲートシート抵抗値の減少ほどには重要でないこともあ
る。
スは、従来の使い捨てゲート技術に用いられているよう
な手段によって、あるいはここに述べた置き換え方式の
ゲート技術の手段によって、新しいゲート材料を採用す
ることができる。例えば、置換可能ゲート材料をＡｌで
置き換えることによって、サリサイド化ｎ形ポリシリコ
ンよりも低いゲート抵抗値を得ることができ、またｎ形
ポリシリコンゲートデバイスのそれの〜０．２Ｖ内のス
レッショルド電圧を得ることができる。ｐ形ポリシリコ
ンゲートのｐＭＯＳＦＥＴのゲートを置き換える場合に
は、Ａｌによる置き換えによってスレッショルド電圧を
〜１．０Ｖだけシフトさせることができる一方で、特定
の応用では、ｐＭＯＳのＶｔにおけるこの増加が、ｐ形
ポリシリコンゲートから金属Ａｌゲートへの変更による
ゲートシート抵抗値の減少ほどには重要でないこともあ
る。
【００７０】本発明に従えば、特別な回路場所における
相補型デバイスが第１のゲート材料を含み、他方、異な
る回路場所における相補型デバイスは別のゲート材料を
含むことができる。同様に、特別な回路場所における第
１のタイプのデバイスが第１のゲート材料を含み、一
方、異なる回路場所における同じタイプの別のデバイス
は別のゲート材料を含むことができる。更に、回路の１
つの場所にある、回路遅延がゲート抵抗値によって支配
されていないデバイスが第１のタイプのゲート材料を含
み、第１の特別なドーパントタイプのものであり、他
方、ゲート抵抗値が回路遅延の支配的な要因である、１
つの回路場所におけるデバイスは別のゲート材料を含
む。
相補型デバイスが第１のゲート材料を含み、他方、異な
る回路場所における相補型デバイスは別のゲート材料を
含むことができる。同様に、特別な回路場所における第
１のタイプのデバイスが第１のゲート材料を含み、一
方、異なる回路場所における同じタイプの別のデバイス
は別のゲート材料を含むことができる。更に、回路の１
つの場所にある、回路遅延がゲート抵抗値によって支配
されていないデバイスが第１のタイプのゲート材料を含
み、第１の特別なドーパントタイプのものであり、他
方、ゲート抵抗値が回路遅延の支配的な要因である、１
つの回路場所におけるデバイスは別のゲート材料を含
む。
【００７１】本発明はいくつかの実施例に関して説明し
てきたが、各種の変更および修正が当業者に対して示唆
されよう。本発明は、そのような変更および修正が本発
明の特許請求の範囲に含まれるものとして解釈されるべ
きである。
てきたが、各種の変更および修正が当業者に対して示唆
されよう。本発明は、そのような変更および修正が本発
明の特許請求の範囲に含まれるものとして解釈されるべ
きである。
【００７２】以上の説明に関して更に以下の項を開示す
る。 （１）半導体デバイスを作製する方法であって、半導体
層の第１領域を、前記半導体層の第２領域から分離する
工程、前記半導体層の前記第１領域を覆って、第１トラ
ンジスタ用の、置換可能材料を含む第１の使い捨てゲー
ト構造を形成する工程、前記半導体層の前記第２領域を
覆って、第２トランジスタ用の第２の使い捨てゲート構
造を形成する工程、前記第１の使い捨てゲート構造を覆
って、置換材料を含む置換層を形成する工程、および前
記第１の使い捨てゲート構造の前記置換可能材料の少な
くとも一部分を、前記置換層の前記置換材料で以て置き
換えて、第１ゲート構造を形成する工程、を含む方法。
る。 （１）半導体デバイスを作製する方法であって、半導体
層の第１領域を、前記半導体層の第２領域から分離する
工程、前記半導体層の前記第１領域を覆って、第１トラ
ンジスタ用の、置換可能材料を含む第１の使い捨てゲー
ト構造を形成する工程、前記半導体層の前記第２領域を
覆って、第２トランジスタ用の第２の使い捨てゲート構
造を形成する工程、前記第１の使い捨てゲート構造を覆
って、置換材料を含む置換層を形成する工程、および前
記第１の使い捨てゲート構造の前記置換可能材料の少な
くとも一部分を、前記置換層の前記置換材料で以て置き
換えて、第１ゲート構造を形成する工程、を含む方法。
【００７３】（２）第１項記載の方法であって、前記置
換可能材料の少なくとも一部分を前記置換材料で以て置
き換える前記工程が、更に、前記置換および置換可能材
料を熱的にアニールする工程を含んでいる方法。
換可能材料の少なくとも一部分を前記置換材料で以て置
き換える前記工程が、更に、前記置換および置換可能材
料を熱的にアニールする工程を含んでいる方法。
【００７４】（３）第１項記載の方法であって、前記置
換可能材料の少なくとも一部分を前記置換材料で以て置
き換える前記工程が、更に、前記置換および置換可能材
料を摂氏約４００−５００度で、約１５ないし９０分
間、熱的にアニールする工程を含んでいる方法。
換可能材料の少なくとも一部分を前記置換材料で以て置
き換える前記工程が、更に、前記置換および置換可能材
料を摂氏約４００−５００度で、約１５ないし９０分
間、熱的にアニールする工程を含んでいる方法。
【００７５】（４）第１項記載の方法であって、ここに
おいて、前記置換可能材料の前記一部分が前記置換可能
材料の本質的にすべてを含んでいる方法。
おいて、前記置換可能材料の前記一部分が前記置換可能
材料の本質的にすべてを含んでいる方法。
【００７６】（５）第１項記載の方法であって、更に、
前記第１および第２領域を覆って、前記第１および第２
の使い捨てゲート構造の少なくとも一部分を露出する平
坦化層を形成する工程、前記第２の使い捨てゲート構造
の露出部分を覆ってキャップを形成する工程、前記置換
層を形成する前記工程であって、更に、前記平坦化層、
前記第１の使い捨てゲート構造の露出部分、および前記
キャップを覆って前記置換層を堆積させる工程を含んで
いる工程、前記第１の使い捨てゲート構造の前記置換可
能材料の少なくとも一部分を前記置換材料で以て置き換
える前記工程であって、更に、前記置換および置換可能
材料を熱的にアニールする工程を含んでいる工程、を含
む方法。
前記第１および第２領域を覆って、前記第１および第２
の使い捨てゲート構造の少なくとも一部分を露出する平
坦化層を形成する工程、前記第２の使い捨てゲート構造
の露出部分を覆ってキャップを形成する工程、前記置換
層を形成する前記工程であって、更に、前記平坦化層、
前記第１の使い捨てゲート構造の露出部分、および前記
キャップを覆って前記置換層を堆積させる工程を含んで
いる工程、前記第１の使い捨てゲート構造の前記置換可
能材料の少なくとも一部分を前記置換材料で以て置き換
える前記工程であって、更に、前記置換および置換可能
材料を熱的にアニールする工程を含んでいる工程、を含
む方法。
【００７７】（６）第１項記載の方法であって、更に、
前記第１および第２領域を覆って、前記第１および第２
の使い捨てゲート構造の少なくとも一部分を露出する平
坦化層を形成する工程、前記置換層を形成する前記工程
であって、前記第１および第２の使い捨てゲート構造の
露出部分を覆って前記置換層を形成する工程を含んでい
る工程、前記第２の使い捨てゲート構造の前記露出部分
を再露出するために、前記置換層をパターニングおよび
エッチする工程、前記第１の使い捨てゲート構造の前記
置換可能材料の少なくとも一部分を前記置換材料で以て
置き換える前記工程であって、更に、前記置換および置
換可能材料を熱的にアニールする工程を含んでいる工
程、を含む方法。
前記第１および第２領域を覆って、前記第１および第２
の使い捨てゲート構造の少なくとも一部分を露出する平
坦化層を形成する工程、前記置換層を形成する前記工程
であって、前記第１および第２の使い捨てゲート構造の
露出部分を覆って前記置換層を形成する工程を含んでい
る工程、前記第２の使い捨てゲート構造の前記露出部分
を再露出するために、前記置換層をパターニングおよび
エッチする工程、前記第１の使い捨てゲート構造の前記
置換可能材料の少なくとも一部分を前記置換材料で以て
置き換える前記工程であって、更に、前記置換および置
換可能材料を熱的にアニールする工程を含んでいる工
程、を含む方法。
【００７８】（７）第１項記載の方法であって、ここに
おいて、前記置換可能材料が多結晶シリコンを含んでい
る方法。
おいて、前記置換可能材料が多結晶シリコンを含んでい
る方法。
【００７９】（８）第１項記載の方法であって、ここに
おいて、前記置換材料がアルミニウムを含んでいる方
法。
おいて、前記置換材料がアルミニウムを含んでいる方
法。
【００８０】（９）第１項記載の方法であって、ここに
おいて、前記第２の使い捨てゲート構造が第２置換可能
材料を含んでおり、更に、前記第２の使い捨てゲート構
造を覆って、第２置換材料を含む第２置換層を形成する
工程、および前記第２の使い捨てゲート構造の前記第２
置換可能材料の少なくとも一部分を、前記第２置換層の
前記第２置換材料で以て置き換える工程、を含む方法。
おいて、前記第２の使い捨てゲート構造が第２置換可能
材料を含んでおり、更に、前記第２の使い捨てゲート構
造を覆って、第２置換材料を含む第２置換層を形成する
工程、および前記第２の使い捨てゲート構造の前記第２
置換可能材料の少なくとも一部分を、前記第２置換層の
前記第２置換材料で以て置き換える工程、を含む方法。
【００８１】（１０）第９項記載の方法であって、ここ
において、前記第１および第２置換可能材料が同じ材料
を含んでいる方法。
において、前記第１および第２置換可能材料が同じ材料
を含んでいる方法。
【００８２】（１１）第１項記載の方法であって、前記
第１および第２の使い捨てゲート構造を形成する前記工
程が、更に、前記第１の使い捨てゲート構造の置換可能
区分の前記置き換えの間に、前記半導体層の置き換えを
防止するように機能するバッファ区分を、前記半導体層
を覆って形成する工程、および前記バッファ区分を覆っ
て、前記置換可能材料を含む、前記第１の使い捨てゲー
ト構造の前記置換可能区分を形成する工程、を含んでい
る方法。
第１および第２の使い捨てゲート構造を形成する前記工
程が、更に、前記第１の使い捨てゲート構造の置換可能
区分の前記置き換えの間に、前記半導体層の置き換えを
防止するように機能するバッファ区分を、前記半導体層
を覆って形成する工程、および前記バッファ区分を覆っ
て、前記置換可能材料を含む、前記第１の使い捨てゲー
ト構造の前記置換可能区分を形成する工程、を含んでい
る方法。
【００８３】（１２）トランジスタは、半導体層の第１
領域を半導体層の第２領域から分離することによって作
製される。第１トランジスタ用の第１の使い捨てゲート
構造が、半導体層の第１領域を覆って形成されよう。第
１の使い捨てゲート構造は置換可能材料を含むことがで
きる。半導体層の第２領域を覆って第２の相補型トラン
ジスタの第２の使い捨てゲート構造が形成される。第１
の使い捨てゲート構造を覆って置換層が形成される。置
換層は置換材料を含むことができる。第１の使い捨てゲ
ート構造の置換可能材料の少なくとも一部分が置換層の
置換材料で以て置き換えられて、第１ゲート構造が形成
される。
領域を半導体層の第２領域から分離することによって作
製される。第１トランジスタ用の第１の使い捨てゲート
構造が、半導体層の第１領域を覆って形成されよう。第
１の使い捨てゲート構造は置換可能材料を含むことがで
きる。半導体層の第２領域を覆って第２の相補型トラン
ジスタの第２の使い捨てゲート構造が形成される。第１
の使い捨てゲート構造を覆って置換層が形成される。置
換層は置換材料を含むことができる。第１の使い捨てゲ
ート構造の置換可能材料の少なくとも一部分が置換層の
置換材料で以て置き換えられて、第１ゲート構造が形成
される。
【図１】ＡないしＨは、本発明の一実施例に従って、置
換法によって形成されるゲート構造を有する相補型トラ
ンジスタの製造工程を示す一連の模式的断面図。
換法によって形成されるゲート構造を有する相補型トラ
ンジスタの製造工程を示す一連の模式的断面図。
１０ 半導体構造 １２ 半導体層 １４ 分離構造 １６ 第１領域 １８ 第２領域 ２０ ｎ形ウエル ２２ ｐ形ウエル ２６ 第１の使い捨てゲート構造 ２８ 第２の使い捨てゲート構造 ３０ バッファ区分 ３１ バッファ層 ３２ 置換可能区分 ３４ キャップ区分 ４０ 絶縁層 ４２ 第１側壁絶縁体 ４４ ソース ４６ ドレイン ５０ 第２側壁絶縁体 ５２ マスク層 ５４ ソース ５６ ドレイン ６０ 平坦化層 ６２ 第１の使い捨てゲート構造の一部分 ６４ 第２の使い捨てゲート構造の一部分 ６６ キャップ ７０ 置換層 ７２ 残存部分 ８０ 第１ゲート構造 ８２ ゲート誘電体 ８４ ゲート母体 ８６ キャップ ８８ 露出部分 ９０ 第２置換層 ９２ 残存部分 １００ 第２ゲート構造 １０２ ゲート誘電体 １０４ ゲート母体
Claims (1)
- 【請求項１】 半導体デバイスを作製する方法であっ
て、 半導体層の第１領域を、前記半導体層の第２領域から分
離する工程、 前記半導体層の前記第１領域を覆って、第１トランジス
タ用の、置換可能材料を含む第１の使い捨てゲート構造
を形成する工程、 前記半導体層の前記第２領域を覆って、第２トランジス
タ用の第２の使い捨てゲート構造を形成する工程、 前記第１の使い捨てゲート構造を覆って、置換材料を含
む置換層を形成する工程、および前記第１の使い捨てゲ
ート構造の前記置換可能材料の少なくとも一部分を、前
記置換層の前記置換材料で以て置き換えて、第１ゲート
構造を形成する工程、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US068632 | 1993-05-27 | ||
| US6863297P | 1997-12-23 | 1997-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251595A true JPH11251595A (ja) | 1999-09-17 |
Family
ID=22083775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10368146A Pending JPH11251595A (ja) | 1997-12-23 | 1998-12-24 | 置換ゲート構造を有するトランジスタの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6083836A (ja) |
| EP (1) | EP0926727A1 (ja) |
| JP (1) | JPH11251595A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365450B1 (en) * | 2001-03-15 | 2002-04-02 | Advanced Micro Devices, Inc. | Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate |
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| JP2004165346A (ja) * | 2002-11-12 | 2004-06-10 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| JP2004221226A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007053394A (ja) * | 2006-10-13 | 2007-03-01 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008507149A (ja) * | 2004-07-20 | 2008-03-06 | インテル コーポレイション | 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166417A (en) * | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
| US6521496B1 (en) | 1999-06-24 | 2003-02-18 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods |
| US6670242B1 (en) | 1999-06-24 | 2003-12-30 | Agere Systems Inc. | Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer |
| US6551946B1 (en) | 1999-06-24 | 2003-04-22 | Agere Systems Inc. | Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature |
| US6395610B1 (en) | 1999-06-24 | 2002-05-28 | Lucent Technologies Inc. | Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer |
| US6509230B1 (en) | 1999-06-24 | 2003-01-21 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| US6383879B1 (en) | 1999-12-03 | 2002-05-07 | Agere Systems Guardian Corp. | Semiconductor device having a metal gate with a work function compatible with a semiconductor device |
| US20030235957A1 (en) * | 2002-06-25 | 2003-12-25 | Samir Chaudhry | Method and structure for graded gate oxides on vertical and non-planar surfaces |
| US6333229B1 (en) * | 2000-03-13 | 2001-12-25 | International Business Machines Corporation | Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure |
| US6448590B1 (en) * | 2000-10-24 | 2002-09-10 | International Business Machines Corporation | Multiple threshold voltage FET using multiple work-function gate materials |
| KR100386674B1 (ko) | 2000-11-27 | 2003-06-02 | 이진구 | 파이형 구조의 게이트를 갖는 트랜지스터 및 그의 제조 방법 |
| US6440807B1 (en) | 2001-06-15 | 2002-08-27 | International Business Machines Corporation | Surface engineering to prevent EPI growth on gate poly during selective EPI processing |
| US6475908B1 (en) * | 2001-10-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Dual metal gate process: metals and their silicides |
| US6458695B1 (en) | 2001-10-18 | 2002-10-01 | Chartered Semiconductor Manufacturing Ltd. | Methods to form dual metal gates by incorporating metals and their conductive oxides |
| US7067439B2 (en) | 2002-06-14 | 2006-06-27 | Applied Materials, Inc. | ALD metal oxide deposition process using direct oxidation |
| US6891233B2 (en) * | 2002-08-26 | 2005-05-10 | Chartered Semiconductor Manufacturing Ltd. | Methods to form dual metal gates by incorporating metals and their conductive oxides |
| JP2004152995A (ja) * | 2002-10-30 | 2004-05-27 | Toshiba Corp | 半導体装置の製造方法 |
| US7109077B2 (en) * | 2002-11-21 | 2006-09-19 | Texas Instruments Incorporated | Dual work function gate electrodes using doped polysilicon and a metal silicon germanium compound |
| US6800530B2 (en) * | 2003-01-14 | 2004-10-05 | International Business Machines Corporation | Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors |
| US7754552B2 (en) * | 2003-07-29 | 2010-07-13 | Intel Corporation | Preventing silicide formation at the gate electrode in a replacement metal gate technology |
| US7514360B2 (en) | 2004-03-17 | 2009-04-07 | Hong Yu Yu | Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof |
| US8119210B2 (en) | 2004-05-21 | 2012-02-21 | Applied Materials, Inc. | Formation of a silicon oxynitride layer on a high-k dielectric material |
| JP4163164B2 (ja) * | 2004-09-07 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US7390709B2 (en) | 2004-09-08 | 2008-06-24 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| US7611943B2 (en) * | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
| US20060172480A1 (en) * | 2005-02-03 | 2006-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Single metal gate CMOS device design |
| US7790561B2 (en) * | 2005-07-01 | 2010-09-07 | Texas Instruments Incorporated | Gate sidewall spacer and method of manufacture therefor |
| US7195999B2 (en) * | 2005-07-07 | 2007-03-27 | Micron Technology, Inc. | Metal-substituted transistor gates |
| US7214994B2 (en) | 2005-08-31 | 2007-05-08 | Micron Technology, Inc. | Self aligned metal gates on high-k dielectrics |
| US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
| US7678710B2 (en) | 2006-03-09 | 2010-03-16 | Applied Materials, Inc. | Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system |
| US7645710B2 (en) | 2006-03-09 | 2010-01-12 | Applied Materials, Inc. | Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system |
| US7837838B2 (en) | 2006-03-09 | 2010-11-23 | Applied Materials, Inc. | Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus |
| TWI435376B (zh) | 2006-09-26 | 2014-04-21 | Applied Materials Inc | 用於缺陷鈍化之高ｋ閘極堆疊的氟電漿處理 |
| US7790631B2 (en) * | 2006-11-21 | 2010-09-07 | Intel Corporation | Selective deposition of a dielectric on a self-assembled monolayer-adsorbed metal |
| US8120114B2 (en) | 2006-12-27 | 2012-02-21 | Intel Corporation | Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate |
| US8299546B2 (en) * | 2010-03-25 | 2012-10-30 | International Business Machines Corporation | Semiconductor devices with vertical extensions for lateral scaling |
| CN103094114B (zh) * | 2011-10-31 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
| US20130181265A1 (en) | 2012-01-18 | 2013-07-18 | Globalfoundries Inc. | Methods of Forming a Gate Cap Layer Above a Replacement Gate Structure and a Semiconductor Device That Includes Such a Gate Structure and Cap Layer |
| US20130200459A1 (en) | 2012-02-02 | 2013-08-08 | International Business Machines Corporation | Strained channel for depleted channel semiconductor devices |
| US8921178B2 (en) * | 2012-05-16 | 2014-12-30 | Renesas Electronics Corporation | Semiconductor devices with self-aligned source drain contacts and methods for making the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138971A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| US4606781A (en) * | 1984-10-18 | 1986-08-19 | Motorola, Inc. | Method for resistor trimming by metal migration |
| SE453547B (sv) * | 1985-03-07 | 1988-02-08 | Stiftelsen Inst Mikrovags | Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges |
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| US4847212A (en) * | 1987-01-12 | 1989-07-11 | Itt Gallium Arsenide Technology Center | Self-aligned gate FET process using undercut etch mask |
| US5247199A (en) * | 1986-01-15 | 1993-09-21 | Harris Corporation | Process for forming twin well CMOS integrated circuits |
| US5656519A (en) * | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| JP3405631B2 (ja) * | 1996-02-28 | 2003-05-12 | 互応化学工業株式会社 | エポキシ樹脂組成物及びフォトソルダーレジストインク並びにプリント配線板及びその製造方法 |
| US5966597A (en) * | 1998-01-06 | 1999-10-12 | Altera Corporation | Method of forming low resistance gate electrodes |
-
1998
- 1998-12-18 US US09/216,127 patent/US6083836A/en not_active Expired - Lifetime
- 1998-12-22 EP EP98204362A patent/EP0926727A1/en not_active Withdrawn
- 1998-12-24 JP JP10368146A patent/JPH11251595A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| US6365450B1 (en) * | 2001-03-15 | 2002-04-02 | Advanced Micro Devices, Inc. | Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate |
| JP2004165346A (ja) * | 2002-11-12 | 2004-06-10 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| JP2004221226A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7064038B2 (en) | 2003-01-14 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7642577B2 (en) | 2003-01-14 | 2010-01-05 | Fujitsu Microelectronics Limited | Semiconductor device and method for fabricating the same |
| US8067791B2 (en) | 2003-01-14 | 2011-11-29 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| JP2008507149A (ja) * | 2004-07-20 | 2008-03-06 | インテル コーポレイション | 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス |
| JP2012109598A (ja) * | 2004-07-20 | 2012-06-07 | Intel Corp | 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス |
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| Publication number | Publication date |
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| EP0926727A1 (en) | 1999-06-30 |
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