KR20220164729A - SeOI 집적 회로 칩의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체-온-절연체(SeOI) 집적 회로 칩의 제조 방법에 관한 것으로, a) 지지 기판과 상단 반도체-포함층 사이에 개재된 매립된 절연층을 갖는 반도체-온-절연체 구조체를 제공하는 단계로서, 상기 상단층은 SeOI 구조체 전체에 걸쳐 제1 두께를 갖는, 제공하는 단계, b) 복수의 전계 효과 트랜지스터(FET)를 구축하는 단계로서, 각각의 FET는 다른 것으로부터 격리되고, - 상단층의 채널 영역 위의 예비 게이트로서, 제1 그룹으로부터의 FET들은 제1 예비 게이트 길이를 갖고, 제2 그룹으로부터의 FET들은 제1 예비 게이트 길이보다 더 작은 제2 예비 게이트 길이를 갖는, 예비 게이트, - 상단층에 n-형 또는 p-형 도펀트 주입에 의해 형성되고, 매립된 절연층까지 아래로 연장되는 소스 영역 및 드레인 영역, - 소스 영역 및 드레인 영역 상의 각각의 소스 전극 및 드레인 전극을 포함하는, 구축하는 단계, c) 상기 FET들의 채널 영역들에 대한 액세스를 남겨두고, 제2 그룹으로부터 적어도 FET들의 예비 게이트들을 제거하는 단계, d) 제2 두께에 도달하기 위해 제2 그룹으로부터의 FET들의 채널 영역들에서 상단층을 박형화하는 단계로서, FET의 제1 그룹으로부터의 채널 영역들의 상단층은 제1 두께를 갖는, 박형화하는 단계, e) 예비 게이트가 제거된 FET들의 채널 영역들 상에 기능 게이트들을 동시에 형성하는 단계를 포함한다.

Description

SeOI 집적 회로 칩의 제조 방법
본 발명은 혼합된 신호 어플리케이션을 위한 반도체-온-절연체(SeOI: semiconductor-on-insulator) 집적 회로 칩 제조 방법에 관한 것이다.
소형 시스템에서 복잡한 혼합 신호를 관리하기 위해 집적 회로로 칩(시스템 온 칩 - SOC(System On Chips))을 구축하는 데 대한 관심이 증가하고 있다.
문서 US6835983호는 프로세싱 단계의 동일한 시퀀스를 통해 동일한 칩 상에 완전-공핍(FD: fully-depleted) 및 부분-공핍(PD: partially-depleted) CMOS 디바이스(상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor))를 공동 집적할 수 있는 상이한 두께를 나타내는 상단 실리콘 포함층을 갖는 SOI(silicon on insulator) 기판을 제안한다.
불행히도, 고성능 디바이스를 제공하기 위해, FD 및 PD 디바이스를 구축하는 제조 프로세스는 바람직하게는 상이해야 한다. 예를 들어, 극도로 얇은 상단 Si 포함층(FD 디바이스용으로 적응)의 경우, PD 디바이스의 소스 및 드레인 전극 아래의 웰(well) 영역을 정교하게 만드는 데 사용되는 고전적인 도펀트 주입은 상단 Si-포함층뿐만 아니라 매립된 산화물을 손상시키기 쉽다. Chen 등은 "주입이 없고, 실리콘 손실이 없으며 면처리된 상승된 소스/드레인을 특징으로 하는 새로운 집적 방식에 의해 제조된 완전 공핍 초박형 SOI 기술"이라는 명칭의 논문(2009년 Symposium on VLSI Technology Digest of technical papers, p212)에서, 고전적인 도펀트 주입을 피하고 고성능 FD 디바이스를 제공하는 해결책을 제안한다.
일반적으로, 집적 회로 칩을 구축하는 데 사용되는 공동 집적 프로세스는 국부적으로 두꺼워지는 초기의 얇은 상단 층 또는 국부적으로 얇아지는 초기의 두꺼운 상단 층 중 어느 하나를 제공하는 SOI 기판에 의존한다. 적어도 2개의 두께를 나타내는 상단 층으로 시작하여 고성능 디바이스를 제조하는 것을 목표로 하면 일반적으로 두꺼운 층 기반 디바이스를 우선 정교화하고 두 번째로 얇은 층 기반 디바이스를 정교화하는(또는 그 반대) 순차적인 제조 프로세스로 이어진다. 이러한 순차적인 정교화는 제조 프로세스의 높은 복잡성과 높은 비용을 발생시킨다.
본 발명은 종래 기술에 대한 대안적인 해결책에 관한 것으로, 위에 언급한 결점의 전부 또는 일부를 개선하도록 의도된다. 이는 특히 저전압 로직, 아날로그 및 RF(무선 주파수) 디바이스에 대한 고성능, 낮은 누설, 고전압 아날로그, RF(무선 주파수) 및 I/O(입력/출력) 디바이스에 대한 양호한 신뢰성을 요구하는 혼합 신호 어플리케이션을 위한 반도체-온-절연체 집적 회로 칩의 제조 방법에 관한 것이다.
본 발명은 반도체-온-절연체 집적 회로 칩의 제조 방법에 관한 것으로:
a) 지지 기판과 상단 반도체-포함층 사이에 개재된 매립된 절연층을 갖는 반도체-온-절연체 구조체를 제공하는 단계로서, 상기 상단 반도체-포함층은 반도체-온-절연체 구조체 전체에 걸쳐 제1 두께를 갖는, 제공하는 단계,
b) 복수의 전계 효과 트랜지스터를 구축하는 단계로서, 각각의 전계 효과 트랜지스터는 다른 것으로부터 격리되고,
- 상단 반도체-포함층의 채널 영역 위의 예비 게이트(preliminary gate)로서, 제1 그룹으로부터의 전계 효과 트랜지스터들은 제1 예비 게이트 길이를 갖고, 제2 그룹으로부터의 전계 효과 트랜지스터들은 제1 예비 게이트 길이보다 더 작은 제2 예비 게이트 길이를 갖는, 예비 게이트,
- 상단 반도체-포함층에 n-형 또는 p-형 도펀트 주입에 의해 형성되고, 매립된 절연층까지 아래로 연장되는 소스 영역 및 드레인 영역,
- 소스 영역 및 드레인 영역 상의 각각의 소스 전극 및 드레인 전극을 포함하는, 구축하는 단계,
c) 상기 전계 효과 트랜지스터들의 채널 영역들에 대한 액세스를 남겨두고, 제2 그룹으로부터 적어도 전계 효과 트랜지스터들의 예비 게이트들을 제거하는 단계,
d) 제2 두께에 도달하기 위해 제2 그룹으로부터의 전계 효과 트랜지스터들의 채널 영역들에서 상단 반도체-포함층을 박형화하는 단계로서, 제1 그룹으로부터의 전계 효과 트랜지스터들의 채널 영역들의 상단 반도체-포함층은 제1 두께를 갖는, 박형화하는 단계,
e) 예비 게이트가 제거된 전계 효과 트랜지스터들의 채널 영역들 상에 기능 게이트들을 동시에 형성하는 단계를 포함하고, 칩이 제1 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터 및 제2 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터를 포함한다.
단독으로 또는 임의의 기술적으로 가능한 조합으로 취해진 본 발명의 다른 유리하고 비제한적인 특징에 따르면:
ㆍ 단계 c)는 상기 전계 효과 트랜지스터들의 채널 영역들에 대한 액세스를 남겨두고, 제1 그룹으로부터 전계 효과 트랜지스터들의 예비 게이트들을 제거하는 단계를 포함하고;
ㆍ 박형화하는 단계는 2-단계 에칭을 포함하고, 제1 에칭은 제2 두께의 1 nm 내지 5 nm까지이고, 제2 에칭은 제2 두께에 도달하기 위해 느린 에칭 속도를 갖고,
ㆍ 제1 에칭은 이방성 건식 에칭에 기초하고;
ㆍ 제2 에칭은 1 nm/min 미만의 에칭 속도를 갖는 습식 또는 건식 에칭, 또는 원자층 에칭(atomic layer etching)에 기초하고;
ㆍ 제1 두께는 20 nm 내지 80 nm이고;
ㆍ 제2 두께는 4 nm 내지 20 nm이고;
ㆍ 제2 두께는 제2 그룹으로부터의 전계 효과 트랜지스터(FET) 디바이스들의 게이트 전극의 길이의 1/4과 동일하고;
ㆍ 매립된 절연층은 5 nm 내지 수 마이크로미터, 바람직하게는 10 nm 내지 50 nm의 두께를 갖고;
ㆍ 복수의 전계 효과 트랜지스터를 구축하는 단계 a)는 예비 게이트들의 형성 전에, 제1 그룹 및/또는 제2 그룹으로부터의 전계 효과 트랜지스터들의 후속적으로 형성된 예비 게이트들에 대향하여 지지 기판에서 매립된 절연층 아래의 백 게이트들(back gates)의 형성을 포함하고;
ㆍ 전계 효과 트랜지스터들은 평면 또는 3D 또는 finFET 디바이스 아키텍처들에 기초하고;
ㆍ 제1 그룹의 전계 효과 트랜지스터들은 고전압 아날로그, RF 및/또는 I/O 디바이스들이고;
ㆍ 제2 그룹의 전계 효과 트랜지스터들은 저전압 디지털 및/또는 RF 디바이스들이고;
ㆍ 단계 d)는 제2 두께와 상이한 제3 두께에 도달하기 위해 제3 그룹으로부터의 전계 효과 트랜지스터들의 채널 영역들의 상단 반도체-포함층을 박형화하는 단계를 포함하고,
ㆍ 단계 e)는 제3 그룹으로부터의 전계 효과 트랜지스터들의 각각의 채널 영역 상에 동일한 기능 게이트를 형성하는 단계를 포함하고, 칩이 제3 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터를 포함하고;
ㆍ 상단 반도체-포함층은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, III-V 화합물 또는 갈륨 질화물 중 적어도 하나의 재료를 포함하고;
ㆍ 지지 기판은 단결정 및/또는 다결정 실리콘, 또는 다른 반도체 재료들의 조합을 포함한다.
본 발명의 다른 특징 및 이점은 첨부된 도면을 참조하여 후속하는 본 발명의 상세한 설명으로부터 나타날 것이다:
도 1은 본 발명에 따른 방법의 단계 a)를 나타낸다.
도 2a, 도 2b, 도 2bb, 도 2c, 도 2d 및 도 2e는 본 발명에 따른 방법의 단계 b)에서의 다양한 단계 또는 옵션을 나타낸다.
도 3a 및 도 3b는 본 발명에 따른 방법의 단계 c)에서의 다양한 옵션을 나타낸다.
도 4는 본 발명에 따른 방법의 단계 d)를 나타낸다.
도 5a, 도 5b 및 도 5c는 본 발명에 따른 방법의 단계 e)의 다양한 단계를 나타낸다.
설명 부분에서, 도면의 동일한 참조는 동일한 유형의 요소에 사용될 수 있다. 도면은 가독성을 위해 축척대로 아닌 개략적 표현이다. 특히, z 축을 따른 층의 두께는 x 및 y 축을 따른 횡방향 치수에 대해 축척대로가 아니며; 이들 사이의 층의 상대적인 두께는 도면에서 반드시 준수되는 것은 아니다.
본 발명은 반도체-온-절연체(SeOI) 구조체에 기초하는 집적 회로 칩의 제조방법에 관한 것이다. 마이크로일렉트로닉스 영역에서 공지된 바와 같이, SeOI 구조체는 특히 SOI 구조체(Silicon on insulator)를 포함한다. 단일화 단계까지 SeOI 구조체에 복수의 칩이 집합적으로 정교화된다.
집적 회로 칩이란 동일한 SeOI 구조체 상에 공동-집적되고 혼합 신호 어플리케이션에 적응된 상이한 유형의 디바이스를 포함하는 칩을 의미한다. 예를 들어, 각각의 칩은 고전압 아날로그, RF 또는 I/O 기능을 수행하는 제1 그룹으로부터의 디바이스, 및 고성능, 저전력 디지털, RF 및 혼합 신호 기능을 가능하게 하는 제2 그룹으로부터의 디바이스를 포함할 수 있다.
우선, SeOI 집적 회로 칩 제조 방법은 지지 기판(1)과 상단 반도체-포함층(3) 사이에 개재된 매립된 절연층(2)을 갖는 SeOI 구조체(100)를 제공하는 단계 a)를 포함한다(도 1). 타깃으로 된 어플리케이션을 위해, SeOI 구조체(100)는 가장 일반적으로 직경이 300 mm 또는 심지어 450 mm인 웨이퍼 형태이다.
상단 반도체-포함층(3)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, III-V 반도체 화합물, 갈륨 질화물 또는 다른 화합물 반도체 재료 중 적어도 하나의 재료를 포함할 수 있다. 이하의 본 설명에서, 상단층(3) 및 상단 반도체-포함층(3)이라는 용어는 상호 교환적으로 사용될 수 있다.
바람직하게는, SeOI 구조체(100)의 지지 기판(1)은 실리콘으로 만들어지며, 이는 이 재료가 마이크로일렉트로닉스 어플리케이션에서 사용되는 가장 일반적인 재료이기 때문이다. 그럼에도 불구하고, 지지 기판(1)은 또한 적층된 층, 예를 들어, 단결정 및/또는 다결정 실리콘의 조합(예를 들어, 공지된 바와 같이 RF 디바이스의 성능을 향상시키는 전하-트래핑층을 포함) 또는 다른 반도체 재료의 조합을 포함할 수 있다.
바람직하게는, SeOI 구조체(100)의 매립된 절연층(2)은 이산화규소로 이루어지지만, (산화질화규소, 질화규소 등과 같은) 다른 유전 재료 또는 스택이 사용될 수 있다. 매립된 절연층(2)은 5 nm 내지 수 마이크로미터, 바람직하게는 10 nm 내지 50 nm의 두께를 가질 수 있다.
방법의 단계 a)에서, 상단 반도체-포함층(3)은 SeOI 구조체(100) 전체에 걸쳐 제1 두께를 갖는다. 상기 제1 두께는 바람직하게는 20 nm 내지 80 nm이다.
본 발명에 따른 방법은 제조 프로세스를 단순화하면서 상대적으로 얇은 상단층(3)(두께 80 nm 미만) 상에 고전압 및 저전압 디바이스를 공동 집적하고, 각 유형의 디바이스에 대해 고성능 레벨에 도달하는 것을 목적으로 한다. 고전압이란 1.8 V, 예를 들어, 1.8 V, 2.5 V, 3.3 V, 5 V 등보다 높은 것을 의미한다. 저전압이란 1.8 V, 통상적으로 0.8 V, 0.5 V 등보다 낮은 것을 의미한다.
이 단계에서, 상단 반도체-포함층(3)의 도핑 레벨 및 유형은 바람직하게는 의도하지 않게 도핑(미도핑)되지만, 결국에는 부분적으로 또는 완전히 공핍되는지 여부에 관계없이 상기 디바이스의 임계 전압을 조정하기 위해 장래의 디바이스 채널을 호스팅할 영역에서 적어도 국부적으로 n-형과 p-형 도펀트 중 어느 하나로 의도적으로 도핑될 수 있다.
본원에서 SeOI 구조체(100)의 제조 프로세스는 상세하게 설명하지 않는다. 예를 들어, 얇고 균일한 반도체층을 지지 기판으로 전사할 수 있는 Smart Cut™ 프로세스와 같이 이를 위한 몇몇 방법이 공지되어 있다.
그 후, SeOI 집적 회로 칩 제조 방법은 SeOI 구조체(100) 상에 복수의 전계 효과 트랜지스터(FET)(110, 120)를 구축하는 단계 b)를 포함한다. FET 디바이스를 정교화하기 위해, 몇몇 프로세스 동작이 필요하다.
우선, 실리콘 질화물(SiN)층을 포함할 수 있는 패턴화된 마스크(10)가 SeOI 구조체(100)의 상단층(3) 위의 사전 결정된 위치에 형성된다(도 2a). 상기 패턴 마스크(10)는 상단층(3)에 격리 영역을 형성하는 것을 허용할 것이다. 이를 위해, 마스킹이 없는 상단층(3)의 영역은 격리 영역(20)을 형성하기 위해 종래의 산화 프로세스를 사용하여 산화될 수 있어, SeOI 구조체(100)의 매립된 절연층(2)까지 아래로 도달한다(도 2b). 대안적으로, 마스킹이 없는 영역은 지지 기판(1)까지 아래로 에칭되고 종래의 산화물 피착 프로세스가 격리 영역(21)을 형성하기 위해 에칭된 영역을 채우는 데 사용된다(도 2bb).
상기 격리 영역(20, 21)은 구축될 각각의 FET 디바이스를 그 이웃으로부터 격리하는 것을 목적으로 한다. 따라서, 마스크(10)의 패턴은 SeOI 구조체(100) 상에 제조될 각각의 집적 회로 칩에서 타깃으로 된 FET 디바이스의 유형, 위치 및 개수에 기초하여 정의된다. 단순화를 위해, 제1 위치(11)에 있는 제1 그룹으로부터의 전계 효과 트랜지스터(고전압 RF, 아날로그 또는 I/O 기능용), 및 제2 위치(12)에 있는 제2 그룹으로부터의 전계 효과 트랜지스터(저전압 디지털 또는 RF 기능용)를 포함하는 칩의 제조를 예시할 것이다(도 2b, 도 2bb). 도 2b 및 도 2bb에 예시된 2개의 실시예 중 임의의 것이 구현될 수 있지만, 다음 도면은 단순성과 명료성을 위해 두 번째 도면(도 2bb)에 기초할 것이다.
그 후, 건식 또는 습식 에칭 프로세스를 사용하여 패턴화된 마스크(10)가 제거된다.
두 번째로, 구축될 각각의 FET 디바이스에 대해 예비 게이트(31, 32)가 형성된다. 여기서 예비라는 용어는 제2 그룹으로부터의 FET 디바이스의 예비 게이트(32)(또한 제2 예비 게이트(32)라고 칭함)와 결국 제1 그룹으로부터의 FET 디바이스의 예비 게이트(31)(또한 제1 예비 게이트(31)라고 칭함)가 방법의 나중 단계에서 완전히 또는 부분적으로 제거되는 것으로 의도되기 때문이다. 따라서, 예비 게이트(31, 32)는 이 단계에서 반드시 기능하는 것은 아니다.
각각의 예비 게이트(31, 32)는 상단 반도체-포함층(3) 상에 직접 배치된 게이트 유전체(31a, 32a) 및 게이트 유전체(31a, 32a) 상에 배치된 게이트 전극(31b, 32b)을 포함한다(도 2c). 게이트 유전체(31a, 32a)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(31b, 32b)은 도핑되지 않거나 도핑된 폴리실리콘과 같은 도전성 재료를 포함할 수 있다. 게이트 전극(31b, 32b)은 기능할 필요가 없기 때문에 궁극적으로 제거된다면 (유전체와 같은) 다른 재료로 형성될 수도 있다.
바람직하게는, 스페이서 층(31c, 32c)이 각각의 예비 게이트(31, 32)의 측면 상에 형성되어 나중에 프로세싱될 소스 및 드레인 요소로부터 이를 격리한다. 스페이서 층(31c, 32c)은 일반적으로 실리콘 산화질화물(Silicon oxynitride) 또는 실리콘 질화물과 같은 유전체 재료로 이루어진다.
예비 게이트(31, 32)는 패턴화를 위한 리소그래피 및 에칭 프로세스를 포함하는 종래의 산화 및/또는 피착 프로세스를 통해 형성될 수 있다.
예비 게이트(31, 32)는 구축될 각각의 FET 디바이스의 채널 영역(30) 위에 배치되며, 상기 채널 영역(30)은 상단 반도체-포함층(3)의 일부이다. 공지된 바와 같이, 채널 영역(30)은 상기 트랜지스터의 온(on)-상태에서 FET 디바이스의 소스와 드레인 사이에 전류를 도통할 것이다.
제1 그룹의 FET 디바이스에서, 제1 예비 게이트(31)는 제1 길이를 갖고, 제2 그룹의 FET 디바이스에서, 제2 예비 게이트(32)는 제1 길이보다 작은 제2 길이를 갖는다.
길이는 여기서 도면의 y 축을 따른 게이트(31, 32)의 치수이다. FET 디바이스에서, 게이트 길이는 상기 디바이스의 채널 영역(30)에서 상단 반도체-포함층(3)의 (도면에서 z축을 따른) 두께와 상관된다. 게이트 길이는 전계 효과 트랜지스터를 완전 공핍 모드에서 동작시키기 위해 상기 채널 두께의 4배와 같거나 가까울 수 있으며; FET 디바이스를 부분 공핍 모드에서 동작시키기 위해 채널 두께의 4배보다 작을 수 있다.
제1 그룹 또는 제2 그룹의 모든 예비 게이트(31, 32)는 각각 제1 길이 또는 제2 길이를 갖는지에 관계없이 동일한 프로세스 흐름에서 동시에 정교화된다는 점에 유의한다.
선택적으로, 단계 a)는 예비 게이트(31, 32)의 형성 전에, 예비 게이트(31, 32) 위치에 대향하여 지지 기판(1)에 매립된 절연층(2) 아래에 백 게이트(미도시)의 형성을 포함한다. 일반적으로, 상기 백 게이트는 최종 FET 디바이스의 채널 영역(30)에서 전류 도통을 보다 미세하게 제어하기 위해(더 낮은 누출) 백 바이어스가 적용될 수 있는 도전성 영역을 형성하기 위해 지지 기판(1)에 국부적으로 도펀트 주입에 의해 정교화된다.
세 번째로, 소스 영역(40) 및 드레인 영역(50)은 상단 반도체-포함층(3)에 n-형 또는 p-형 도펀트 주입 및 후속 열 어닐링에 의해 각각의 FET 디바이스에 대해 동시에 형성된다.
이온 주입 및 열 어닐링의 조건은 최상의 온-상태 및 오프-상태 전류를 위한 소스/드레인 접합의 최적 횡방향 치수 및 깊이에 대해 조정된다.
소스 영역(40) 및 드레인 영역(50)은 채널 영역(30)으로부터 형성되고 매립된 절연층(2)까지 아래로 연장된다(도 2d).
선택적으로, 소스(40) 및 드레인(50) 영역을 두껍게 하는 것이 유리할 수 있다. 이를 위해, 이전에 언급된 도펀트 주입 전 또는 후에 소스(40) 및 드레인(50) 영역의 상단에 선택적 에피택시가 수행될 수 있다. 이러한 후자의 경우에, 인 시츄(in situ) 도핑된 선택적 에피택시가 구현될 수 있다.
후속하여, 소스 전극(41, 42) 및 드레인 전극(51, 52)이 패턴화를 위한 피착, 리소그래피 및 에칭 프로세스 및 어닐링 단계에 기초한 종래의 프로세스에 따라 예를 들어, 실리사이드화(니켈 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드 등을 포함)에 의해 소스 영역(40) 및 드레인 영역(50) 상에 각각 구축되어, 도핑된 영역(40, 50)의 상단에 실리사이드 전극(41, 42, 51, 52)을 형성한다(도 2e).
여기서 다시, 본 발명의 이점은 제1 그룹에 속하는지 또는 제2 그룹에 속하는지에 관계없이, 모든 FET 디바이스에 대해 동일한 프로세스 흐름으로 동시에 소스(40) 및 드레인(50) 엔지니어링을 수행하는 것이다.
방법의 단계 b)는 제1 그룹(고전압 디바이스)에 속하는 제1 위치(11)의 복수의 전계 효과 트랜지스터(110) 및 제2 그룹(저전압 디바이스)에 속하는 제2 위치(12)의 복수의 전계 효과 트랜지스터(120)의 형성으로 이어지며, 각각의 FET 디바이스(110, 120)는 서로 격리되어 있다.
본 발명에 따른 SeOI 집적 회로 칩 제조 방법은 상기 전계 효과 트랜지스터의 채널 영역(30)에 대한 액세스를 남겨두고, 제2 그룹으로부터의 전계 효과 트랜지스터(120)의 적어도 제2 예비 게이트(32)를 제거하는 단계 c)를 포함한다(도 3a). 일부 실시예에서, 제1 그룹으로부터의 전계 효과 트랜지스터(110)의 제1 예비 게이트(31)도 단계 c) 동안 제거될 수 있다.
이를 위해, 얇은 실리콘 질화물층(미도시)이 화학 기상 증착 기술에 의해 SeOI 구조체(100)의 전체 표면 위에 피착된 두꺼운 실리콘 산화물층(60)이 후속하는 소스(41, 42) 및 드레인(51, 52) 전극 상에 피착될 수 있다. 그 후, 상기 실리콘 산화물층(60)은 표면이 예비 게이트(31, 32)와 동일 높이가 될 때까지 연마된다. 피착된 산화물층(60)은 제거될 예비 게이트(31, 32) 이외의 FET 디바이스(110, 120)의 영역 위에 보호층의 역할을 한다.
그 후, 제2 예비 게이트 전극(32b) 및 제2 예비 게이트 유전체(32a)를 순차적으로 제거하기 위해 종래의 건식 또는 습식 에칭 프로세스가 사용될 수 있다.
제1 예비 게이트(31)가 기능하도록 설계되었고 최종 칩에 있는 그대로 유지되도록 의도된 경우, 단계 b)에서, 제2 예비 게이트(32), 선택적으로 제1 예비 게이트(31)와 관련하여 제거를 허용하기 위해, 제1 게이트 전극(31b) 중 하나와 상이한 재료를 갖는 제2 게이트 전극(32b)을 형성하는 것이 유리할 수 있다. 따라서, 상기 제1 예비 게이트(31)는 손상 없이 일체로 유지될 수 있다. 제2 예비 게이트(32)만 제거되는 경우, 단계 c) 동안 임의의 손상을 피하기 위해 추가 보호층이 또한 제1 예비 게이트(31) 상에 피착될 수 있다.
이전에 언급된 바와 같이, 선택적으로 제1 예비 게이트(31)는 제1 그룹으로부터의 전계 효과 트랜지스터(110)의 채널 영역(30)에 대한 액세스를 남겨두고, 단계 c) 동안 제거될 수 있다(도 3b). 이 경우, 제1 및 제2 예비 게이트(31, 32)는 바람직하게는 단계 b)에서 동일한 재료로 형성되고 제거는 모든 FET 디바이스(110, 120)에 대해 동일한 프로세스로 동시에 수행될 수 있다.
후속적으로, 본 방법은 제2 두께에 도달하기 위해, 제2 그룹의 FET 디바이스(120)의 채널 영역(30)에서 상단층(3)을 박형화하는 단계 d)를 포함한다(도 4). 바람직하게는, 제2 두께는 4 nm 내지 20 nm이다.
유리한 실시예에 따르면, 제2 두께는 제2 그룹(저전력, 저전압)의 전계 효과 트랜지스터(120)를 완전 공핍 모드에서 동작시키기 위해, 제2 예비 게이트(32)의 (도면에서 y 축을 따른) 길이의 1/4과 같다.
제1 예비 게이트(31)가 또한 단계 c) 동안 제거된 경우, 제1 그룹의 FET 디바이스(110)의 채널 영역(30)에 있는 상단 반도체-포함층(3)은 제1 두께를 유지하기 위해 상기 박형화 단계 동안 보호층(61)에 의해 코팅된다(도 4).
유리하게는, 박형화 단계 d)는 제2 두께의 정확도를 개선하기 위해 2-단계 에칭을 포함한다. 구체적으로, 제1 에칭은 타깃으로 된 제2 두께의 1 nm 내지 5 nm까지 수행되고, 후속하여 제2 두께에 도달하기 위해 느린 에칭 속도로 제2 에칭이 수행된다. 제1 에칭은 더욱 바람직하게는 타깃으로 된 제2 두께의 1 nm 내지 2 nm까지 수행된다. 이는 또한 바람직하게는 이방성 건식 에칭에 기초한다. 제2 에칭은 바람직하게는 1 nm/min 미만의 에칭 속도로 습식 또는 건식 에칭, 또는 원자층 에칭에 의해 수행된다.
물론, 박형화 프로세스는 제2 그룹으로부터의 FET 디바이스(120)의 박형화된 채널 영역(30')에서 두께 측정에 의해 조정 및 모니터링될 수 있다.
마지막으로, 본 발명에 따른 방법은 제2 그룹으로부터의 FET 디바이스(120)의 기능 게이트(72)를 형성하는 단계 e), 및 필요한 경우(즉, 제1 예비 게이트(31)가 단계 c)에서 제거된 경우), 제1 그룹으로부터의 FET 디바이스(110)의 기능 게이트(71)를 형성하는 단계를 포함한다. 상기 기능 게이트(71, 72)는 유리하게는 모두 FET 디바이스(110, 120)의 채널 영역(30, 30') 상에 동시에 형성되며, 이는 본 방법의 프로세스 단계를 단순화한다.
이하의 설명에서, 제2 기능 게이트(72)(즉, 제2 그룹 FET 디바이스(120)로부터) 및 제1 기능 게이트(71)(즉, 제1 그룹 FET 디바이스(110)로부터)가 형성되는 경우를 전개한다. 제1 예비 게이트(31)(기능적이기 때문에 유지되도록 의도됨)의 상단이 상기 프로세스 단계 동안 보호된다는 점을 제외하고는 제2 기능 게이트(72)만이 형성된 경우와 프로세스 단계가 유사할 것이라는 것을 이해할 것이다.
제1 FET 디바이스(110)의 채널 영역(30)의 상단으로부터 보호층(61)을 제거한 후, 기능 게이트(71, 72)의 형성은 피착 및 에칭에 의해 게이트 전극 영역 개구의 플랭크(flank) 상에 실리콘 질화물 또는 유사한 게이트 스페이서(71c, 72c)를 생성하기 위한 제1 프로세스 단계를 포함한다(도 5a). 이는 소스, 드레인 및 게이트 에지로부터 확장 이온 주입 프로파일을 오프셋하여 단채널 효과를 제어하고 소스/드레인 전극(41, 42, 51, 52) 및 금속 접점과 같은 주변 도전성 요소로부터 기능성(도전성) 게이트 전극(71, 72)을 격리하는 것을 허용할 것이다.
제2 프로세스 단계에서, 상단 반도체-포함층(3)의 채널 영역(30, 30') 상에 직접 배치된 각각의 FET 디바이스(110, 120)에 대해 얇은 게이트 유전체(71a, 72a)가 형성된다(도 5b). 마지막으로, 게이트 유전체(71a, 72a) 상에 배치된 게이트 전극(71b, 72b)이 형성된다(도 5c). 게이트 유전체(71a, 72a)는 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(71b, 72b)은 보다 진보된 CMOS 기술을 위해 텅스텐, 코발트 또는 심지어 루테늄과 같은 도전성 재료를 포함할 수 있다. 기능성 게이트(71, 72)는 종래의 산화 및/또는 피착 프로세스를 통해, 그리고 패턴화를 위한 리소그래피 및 에칭 프로세스를 통해 형성될 수 있다.
본 방법의 이 단계에서, 제1 및 제2 그룹으로부터의 FET 디바이스(110, 120)는 기능적이고 SeOI 구조체(100) 상의 각각의 칩은 제1 그룹의 적어도 하나의 FET 디바이스(110) 및 제2 그룹의 적어도 하나의 FET 디바이스(120)를 포함한다.
전계 효과 트랜지스터(110, 120)는 평면, 3D 또는 finFET 장치 아키텍처에 기초할 수 있다는 점에 유의한다.
제1 그룹의 FET 디바이스(110)는 고전압 아날로그, RF 및 I/O 기능을 지원하도록 적응되는데, 그 이유는 그 채널 영역(30)이 전압 요건에 따라 20과 50 nm 사이에서 선택된 제1 두께를 나타내기 때문이다. 더 두꺼운 채널 두께로 인해 핫 캐리어(hot carrier) 주입 신뢰성이 보장된다.
제2 그룹의 FET 디바이스(120)는 저전압 로직 및 RF 기능을 제공하도록 적응되며, 채널 영역(30')은 제1 두께보다 작고 고성능 및 낮은 누설 어플리케이션에 유리한 제2 두께를 제공하며: 양호한 균일성을 갖는 더 얇은 채널 두께는 게이트 제어 또는 단채널 효과를 개선하며, 따라서 성능을 개선하여 누설을 감소시킨다.
본 발명의 SOI 집적 회로 칩의 제조 방법은 제1 그룹 및 제2 그룹 FET 디바이스(110, 120)의 제조 단계를 간소화하여 완전 집적 혼합 신호 회로를 제조하기 위한 마스크 레벨 및 프로세스 단계의 수를 감소시킨다는 이점이 있다.
물론, 본 발명은 설명된 실시예 및 예에 제한되지 않으며, 청구항에 의해 정의된 본 발명의 범위를 벗어나지 않고 변형 실시예가 이루어질 수 있다.
실제로, 설명이 제1 및 제2 그룹의 FET 디바이스(110, 120)를 나타내고, 그 채널 영역(30, 30')은 각각 제1 두께 및 제2 두께를 나타내지만, 본 발명은 FET 디바이스의 두 그룹으로 제한되지 않는다. 박형화 단계 d)는 제2 두께와 상이한 제3 두께에 도달하기 위해 제3 그룹의 FET 디바이스의 채널 영역에서 상단 반도체-포함층(3)을 박형화하는 단계를 포함할 수 있으며; 기능 게이트 형성 단계 e)는 제1 그룹(선택적으로) 및 제2 그룹 중 하나와 동시에 제3 그룹으로부터의 FET 디바이스의 채널 영역 상에 기능 게이트를 형성하는 단계를 포함할 수 있다. 제3 그룹으로부터의 FET 디바이스는 제1 및 제2 그룹으로부터의 FET 디바이스에 의해 지원되는 것과 다른 기능, 예를 들어 중간 전압 기능을 지원하도록 최적화될 수 있다. 이러한 경우에, 칩은 제1 그룹으로부터의 적어도 하나의 FET 디바이스(110) 및 제2 그룹으로부터의 적어도 하나의 FET 디바이스(120)에 추가하여, 제 3 그룹으로부터의 적어도 하나의 FET 디바이스를 포함할 수 있다.
대안적으로, 칩은 제1 그룹 또는 제2 그룹의 적어도 하나의 FET 디바이스 대신에 제3 그룹의 적어도 하나의 FET 디바이스를 포함할 수 있다.

Claims (14)

  1. 반도체-온-절연체(semiconductor-on-insulator) 집적 회로 칩의 제조 방법으로서,
    a) 지지 기판(1)과 상단 반도체-포함층(4) 사이에 개재된 매립된 절연층(2)을 갖는 반도체-온-절연체 구조체(100)를 제공하는 단계로서, 상기 상단 반도체-포함층(3)은 상기 반도체-온-절연체 구조체(100) 전체에 걸쳐 20 nm 내지 80 nm의 제1 두께를 갖는, 제공하는 단계,
    b) 복수의 전계 효과 트랜지스터(110, 120)를 구축하는 단계로서, 각각의 전계 효과 트랜지스터는 다른 것으로부터 격리되고,
    - 상기 상단 반도체-포함층(3)의 채널 영역(30) 위의 예비 게이트(31,32)로서, 제1 그룹으로부터의 상기 전계 효과 트랜지스터들(110,120)은 제1 예비 게이트 길이를 갖고, 제2 그룹으로부터의 상기 전계 효과 트랜지스터들(120)은 상기 제1 예비 게이트 길이보다 더 작은 제2 예비 게이트 길이를 갖는, 예비 게이트(31, 32),
    - 상기 상단 반도체-포함층(3)에 n-형 또는 p-형 도펀트 주입에 의해 형성되고, 상기 매립된 절연층(2)까지 아래로 연장되는 소스 영역(40) 및 드레인 영역(50),
    - 상기 소스 영역(40) 및 상기 드레인 영역(50) 상의 각각의 소스 전극(41, 42) 및 드레인 전극(51, 52)을 포함하는, 구축하는 단계,
    c) 상기 전계 효과 트랜지스터들(120)의 상기 채널 영역들(30)에 대한 액세스를 남겨두고, 상기 제2 그룹으로부터 적어도 상기 전계 효과 트랜지스터들(120)의 상기 예비 게이트들(32)을 제거하는 단계,
    d) 4 nm 내지 20 nm의 제2 두께에 도달하기 위해 상기 제2 그룹으로부터의 상기 전계 효과 트랜지스터들(120)의 채널 영역들에서 상기 상단 반도체-포함층(3)을 박형화하는 단계로서, 상기 제1 그룹으로부터의 상기 전계 효과 트랜지스터들(110)의 채널 영역들(30)의 상기 상단 반도체-포함층(3)은 상기 제1 두께를 갖는, 박형화하는 단계,
    e) 예비 게이트(32)가 제거된 상기 전계 효과 트랜지스터들(120)의 채널 영역들(30') 상에 기능 게이트들(72)을 동시에 형성하는 단계를 포함하고,
    칩이 상기 제1 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터(110) 및 상기 제2 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터(120)를 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 단계 c)는 상기 전계 효과 트랜지스터들(110)의 상기 채널 영역들(30)에 대한 액세스를 남겨두고, 상기 제1 그룹으로부터 상기 전계 효과 트랜지스터들(110)의 상기 예비 게이트들(31)을 제거하는 단계를 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 박형화하는 단계는 2-단계 에칭을 포함하고, 제1 에칭은 상기 제2 두께의 1 nm 내지 5 nm까지이고, 제2 에칭은 상기 제2 두께에 도달하기 위해 느린 에칭 속도를 갖는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 에칭은 이방성 건식 에칭에 기초하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제2 에칭은 1 nm/min 미만의 에칭 속도를 갖는 습식 또는 건식 에칭, 또는 원자층 에칭에 기초하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 두께는 상기 제2 그룹으로부터의 상기 전계 효과 트랜지스터(FET) 디바이스들(120)의 상기 게이트 전극의 길이의 1/4과 동일한, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 매립된 절연층(2)은 5 nm 내지 수 마이크로미터, 바람직하게는 10 nm 내지 50 nm의 두께를 갖는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 복수의 전계 효과 트랜지스터(110, 120)를 구축하는 상기 단계 a)는 상기 예비 게이트들(31, 32)의 형성 전에, 상기 제1 그룹 및/또는 상기 제2 그룹으로부터의 상기 전계 효과 트랜지스터들(110, 120)의 후속적으로 형성된 예비 게이트들(31, 32)에 대향하여 상기 지지 기판(1)에서 상기 매립된 절연층(2) 아래의 백 게이트들의 형성을 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 전계 효과 트랜지스터들(110, 120)은 평면 또는 3D 또는 finFET 디바이스 아키텍처들에 기초하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 그룹의 상기 전계 효과 트랜지스터들(110)은 고전압 아날로그, RF 및/또는 I/O 디바이스들인, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 그룹의 상기 전계 효과 트랜지스터들(120)은 저전압 디지털 및/또는 RF 디바이스들인, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 단계 d)는 상기 제2 두께와 상이한 제3 두께에 도달하기 위해 제3 그룹으로부터의 전계 효과 트랜지스터들의 채널 영역들의 상기 상단 반도체-포함층(3)을 박형화하는 단계를 포함하고, 상기 단계 e)는 상기 제3 그룹으로부터의 상기 전계 효과 트랜지스터들의 각각의 채널 영역 상에 동일한 기능 게이트를 형성하는 단계를 포함하고, 칩이 상기 제3 그룹으로부터의 적어도 하나의 전계 효과 트랜지스터를 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 상단 반도체-포함층(3)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, III-V 화합물 또는 갈륨 질화물 중 적어도 하나의 재료를 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 지지 기판(1)은 단결정 및/또는 다결정 실리콘, 또는 다른 반도체 재료들의 조합을 포함하는, 반도체-온-절연체 집적 회로 칩의 제조 방법.
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