JPH02219261A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ガリウム砒素（ＧａＡｓ）等を基板として用
いた半導体集積回路に関するものである。

（ロ）従来の技術 ＧａＡＳを基板として用いたＧａＡｓ集積回路の基本回
路の１つであるＤ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｕ
ｐｌｅｄ　ＦＥＴｌｏｇｉｃ）は、回路構成が簡単で、
且つ、低消費電力であるため、高集積化に適している。

第３図は、ＤＣＦＬ回路の１つであるＥ／Ｄ型インバー
タの要部平面図であり、駆動部としてエンハンスメント
型（ノーマリ・オフ型）ＦＥＴを用い、負荷部としてデ
プレッション型（ノーマリ・オン型）ＦＥＴを用いてい
る（例えば特開昭６０１７６２７７号公報参照）。

このＥ／Ｄ型インバータの作製方法を以下に説明する。

まずデプレッション型ＦＥＴ作製領域（２２）及びエン
ハンスメント型ＦＥＴ領域（２３）に、イオン注入法に
より所望のキャリア濃度をもったｎ型動作層を形成し、
その後、オーミック電極（２７ａ）（２７ｂ）（２７ｃ
）、ゲート電極（２８ａ　）　（２８ｂ　）及びゲート
パッド（３２ａ）（３２ｂ）を形成する。次に、オーミ
ック電極（２７ａ）（２７ｂ）（２７Ｃ）及びゲートパ
ッド（３２ａ）上の所望領域にコンタクトホール（３１
ａ）（３１ｂ）（３１Ｃ）（３１ｄ）を形成する。そし
て、配線メタル（３０ａ）（３０ｂ）（３０ｃ）を形成
して、所望の結線を行なうことでＥ／Ｄ型インバータが
完成する。

（ハ）発明が解決しようとする課題 従来のＥ／Ｄ型インバータではデプレッション型ＦＥＴ
の配線を行なうためにゲートパッド（３２ａ）及び配線
（３０ｂ）を形成する必要がある。

上述のように負荷部にＦＥＴを用いる半導体集積回路で
は該ＦＥＴの占有面積が大きくなり高集積化が妨げられ
る。

（ニ）課題を解決するための手段 本発明は一対のオーミック電極と、該オーミック電極間
に設けられたゲート電極と、該ゲート電極に連接され、
かつ一方のオーミック電極の方向に延在された延在部と
を備え、前記一方のオーミック電極と前記延在部が該一
方のオーミック電極上で接続されたＦＥＴを負荷部とし
て用いることを特徴とする半導体集積回路である。

（ホ）作用 本発明によれば、負荷部として用いるＦＥＴは一方のオ
ーミック電極とゲート電極から延在された延在部が該一
方のオーミック電極上で接続されているので、従来必要
であったゲートパッド及び配線を省くことができる。

（へ）実施例 第１図（ａ）乃至（ｆ）は本発明の一実施例のＥ／Ｄ型
インバータの作製方法を説明するためのプロセス図であ
る。この図に基づいて以下に作製方法を説明する。

まず、半絶縁性ＧａＡｓ基板（１）に選択イオン注入法
により駆動部として用いるＦＥＴを形成するためのエン
ハンスメント型ＦＥＴ領域（３）及び負荷部として用い
るＦＥＴを形成するためのデプレッション型ＦＥＴ領域
（２）を形成する。イオン注入条件は領域（３）に対し
ては、注入イオンＳｉ、加速エネルギー３０ＫｅＶ、ド
ーズ量２．４Ｘ　１０”Ｃｍ−”とし、また領域（２）
に対しては、注入イオンＳｉ、加速エネルギー３０Ｋｅ
Ｖ、ドーズ量３．７Ｘ　１０”　ｃｍ−’とする。

次に、基板（１）上に５ｉＯｚより成るダミーゲート（
４ａ）（４ｂ）を形成する（第１図（ａ））。ダミーゲ
ー）　（４ａ）（４ｂ）の膜厚は６０００人である。

基板（１）上にｐ−ＣＶＤ法を用いてＳｉＮ膜（５）を
１５００人形成し、その後基板（１）に選択イオン注入
法によりオーミック領域（６）を形成する。イオン注入
条件は注入イオンＳｉ、加速エネルギー１２０ＫｅＶ、
ドーズ量２　ｘ　１０　ｌ　１　ａｍ　−２とする。続
いて、ランプアニール装置を用いて８５０℃、５秒間の
熱処理を施こす（第１図（ｂ））。

オーミック電極形成予定部位のＳｉＮ膜（５）を除去し
た後、基板（１）上にフォトレジストを０，８〜１μｍ
形成した後、工、ツチバックすることによりダミーゲー
）　（４ａ）（４ｂ）上のＳｉＮ膜（５）を除去する（
第１図（Ｃ））。

基板（１）上にＡｕ＋Ｇｅ／Ｎｉよりなるオーミック電
極金属を２０００〜３０００人選択約３０００人水素雰
囲気中で４５０℃、１５０秒間の熱処理を施こし、オー
ミック電極（７ａ）（７ｂ）（７ｃ）を形成する（第１
図（ｄ））。

フッ酸系のエッチャントを用いてダミーゲート（４ａ）
（４ｂ）を除去した後、ダミーゲート（４ａ）が除去さ
れることにより形成された開孔（１４）よりも少許大き
い開孔（１５）、及びダミーゲー）　（４ｂ）が除去さ
れることにより形成された開孔（１６）とオーミック電
極（７ｂ）の両方を露出させる開化（１７）を備えたフ
ォトレジスト（１２）を０．８〜１μｍ形成する。そし
て、全面にＡｕ／Ｐｔ／Ｔｉよりなるゲート電極金属（
１８）を５０００〜６０００人形成する（第１図（ｅ）
）。

フォトレジスト（１２）を除去することによりゲート電
極（８ａ）（８ｂ）及びゲートパッド（９）を形成し、
全面！：　ｐ　−ＣＶ　Ｄ法を用イテｓｉＮ膜（１３）
を約２０００人形成する。尚、ゲート電極（８ａ）には
オーミック電極（７ｂ）の方向に延在された延在部（１
９）が連接される。最後にＳｉＮ膜（１３）にコンタク
ト用の開化（ｌｌａ）（ｌｌｂ）を形成し、この開孔（
ｌｌａ）（ｌｌｂ）を介してオーミック電極（７ａ）（
７ｃ）と接続されたＴｉ／Ｔ’ｄよりなる配線（１０ａ
）（１０ｂ）を形成することでＥ／Ｄ型インバータが完
成する（第１図（ｆ））。

第２図は完成したＥ／Ｄ型インバータの平面図であり、
Ａ−Ａ”線は第１図の切断方向を示す。

尚、上述の実施例では基板をＧａＡｓとしたがＩｎＰ等
としてもよい。

（ト）発明の効果 本発明は以上の説明から明らかなように、負荷部として
用いるＦＥＴを一方のオーミック電極とゲート電極の延
在部を該一方のオーミック電極上で接続するように構成
したので、従来必要であったゲートパッド及び配線が不
要となり、集積度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥ／Ｄ型インバータの作製
方法を説明するためのプロセス図、第２図は本発明の一
実施例のＥ／Ｄ型インバータの平面図、第３図は従来の
Ｅ／Ｄ型インバータの平面図である。 （１）・・・半絶縁性ＧａＡｓ基板、（２）・・・デプ
レッション型Ｆ　ＥＴ領領域（３）・・・エンハンスメ
ント型ＦＥＴ領域、（４ａ）（４ｂ）−ダミーゲート、
（５）＝　ＳｉＮ膜、（６）・・・オーミック領域、（
７ａ）（７ｂ）（７ｃ）−オーミック電極、（８ａ）（
８ｂ）・・・ゲート電極、（９）・・・ゲートパッド、
（１０ａ）（１０ｂ）・・・配線、（ｌｌａ）（ｌｌｂ
）−開孔、（１２）・・・フォトレジスト、（１３）・
・・ＳｉＮ膜、（１４）（１５）（１６）（１７）・・
・開孔、（１８）・・・ゲート電極金属、（１９）・・
・延在部。

Claims (1)

【特許請求の範囲】
1. １、一対のオーミック電極と、該オーミック電極間に設
   けられたゲート電極と、該ゲート電極に連接され、かつ
   一方のオーミック電極の方向に延在された延在部とを備
   え、前記一方のオーミック電極と前記延在部が該一方の
   オーミック電極上で接続された電界効果トランジスタを
   負荷部として用いることを特徴とする半導体集積回路。