DE69027265T2 - Halbleiteranordnung mit einem Feldeffekttransistor und Verfahren zur Herstellung dieser Halbleiteranordnung - Google Patents

Halbleiteranordnung mit einem Feldeffekttransistor und Verfahren zur Herstellung dieser Halbleiteranordnung

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Description

    Technischer Hintergrund der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitereinrichtungen und Verfahren zur Herstellung von Halbleitereinrichtungen und insbesondere auf eine Halbleitereinrichtung, die einen Verbundhaibleiter wie GaAs verwendet, und ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung.
  • Im Vergleich mit den Metalloxidhalbleitern-(MOS)- Halbleitereinrichtungen, die Silizium verwenden, kann die Halbleitereinrichtung, die einen Verbundhaibleiter verwendet, bei einer hohen Geschwindigkeit arbeiten, und es gibt eine aktive Forschung zu der Halbleitereinrichtung, die den Verbundhaibleiter verwendet. Das Ziel von der Forschung ist es, die Gate-Länge (oder: Tor-Länge) zu verkürzen, um so die operationsgeschwindigkeit zu erhöhen und die Größe von Elementen zu verringern, um so die Integrationsdichte zu verbessern.
  • Für eine digitale Schaltung, die in der Halbleitereinrichtung ge bildet ist, welche den Verbundhaibleiter verwendet, wird allgemein eine direkt gekoppelte Feldeffekttransistorlogik- (DCFL)-Schaltung verwendet, um die Integrationsdichte zu verbessern. Eine Inverterschaltung, die eine Grundschaltung von der DCFL-Schaltung bildet, ist in Fig. 1 gezeigt.
  • Die Inverterschaltung, die in Fig. 1 gezeigt ist, enthält einen FET 2 vom Anreicherungstyp und einen FET 4 vom Verarmungstyp, der als eine Last mit dem FET 2 verbunden ist. Ein Source (oder: Quelle) S von dem FET 2 ist geerdet und ein Drain (oder: Senke) D von dem FET 2 ist mit einem Source 2 von dem FET 4 verbunden. Eine Gate G von dem FET 4 ist mit dem Source 5 von dem FET 4 verbunden, und eine Energieversorgungsspannung VDD wird an ein Drain D von dem FET 4 angelegt. Ein Eingangssignal VIN wird an ein Gate G von dem FET 2 angelegt und ein Ausgangssignal VOUT, das ein invertiertes Signal von dem Eingangssignal VIN ist, wird von einem Knoten ausgegeben, der das Drain D von dem FET 2 und das Source S von dem FET 4 verbindet.
  • Die Figuren 2A und 2B zeigen die herkömmliche Inverterschaltung, die in Fig. 1 gezeigt ist, mit einer verkürzten Gate- Länge für den Zweck einer Erhöhung der Operationsgeschwindigkeit. Fig. 2A ist eine Draufsicht von der herkömmlichen Inverterschaltung und Fig. 2B ist eine Querschnittsansicht entlang einer Linie A-A' in Fig. 2A.
  • In Fig. 2B ist eine intrinsische GaAs-Pufferschicht 12 auf einem halbisolierenden GaAs-Substrat 10 gebildet und eine aktive GaAs-Schicht 14 vom n-Typ ist auf der intrinsischen GaAs-Pufferschicht 12 gebildet. Ein elementbildender Bereich ist durch einen Isolatorbereich 16 definiert, der durch implantierende Sauerstoffionen gebildet ist. Eine Source- Elektrode 18, eine gemeinsame Elektrode 19 und eine Drain- Elektrode 20 sind auf der aktiven Schicht 14 vom n-Typ gebil det. Eine Gate-Elektrode 22 von dem FET 2 vom Anreicherungstyp ist zwischen der Source-Elektrode 18 und der gemeinsamen Elektrode 19 gebildet und eine Gate-Elektrode 23 vom FET 4 vom Verarmungstyp ist zwischen der gemeinsamen Elektrode 19 und der Drain-Elektrode 20 gebildet. Die gemeinsame Elektrode 19 wird als eine Drain-Elektrode von dem FET 2 und auch als eine Source-Elektrode von dem FET 4 verwendet.
  • Die unteren Bereiche von den Gate-Elektroden 22 und 23 weisen eine Ausnehmungs-Struktur in der aktiven GaAs-Schicht 14 vom n-Typ auf. Die Ausnehmung von der Gate-Elektrode 22 ist geringfügig tiefer als die Ausnehmung von der Gate-Elektrode 23.
  • Bei der herkömmlichen Inverterschaltung werden die Gate- Elektroden 22 und 23 schmal hergestellt und die Querschnittsflächen von diesen sind gering, um so die Gate-Länge zu verkürzen. Andererseits fließt in der DCFL-Schaltung, die die Hochgeschwindigkeitsoperation und die hohe Integrationsdichte realisieren kann, ein verhältnismäßig großer Strom an der Gate-Elektrode 22. Aus diesem Grund wird die Stromdichte von dem Strom, der durch die Gate-Elektrode 22 fließt, extrem groß, wenn die Operationsgeschwindigkeit erhöht wird, und es besteht ein Problem dahingehend, daß die Verläßlichkeit von dem Element schlecht wird.
  • Außerdem müssen, wie aus Fig. 2A ersichtlich ist, verschiedene Maßnahmen ergriffen werden, um das Eingangssignal VIN in die herkömmliche Inverterschaltung einzugeben. Derartige Maßnahmen enthalten ein Erstrecken der Gate-Elektrode 22 von dem FET 2 außerhalb des elementbildenden Bereiches und ein Bilden eines Kontaktloches in dem erstreckten Bereich, Bereitstellen einer Zwischenverbindungsschicht 24 außerhalb des elementbildenden Bereiches, um die Gate-Elektrode 23 von dem FET 4 und die gemeinsame Elektrode 19 zu verbinden, und Bilden eines Kontaktloches in der Zwischenverbindungsschicht 24 zur Ausgabe des Ausgangssignales VOUT. Folglich erfordert die herkömmliche Inverterschaltung einen Bereich außerhalb des elementbildenden Bereiches zur Bereitstellung von Kontaktlöchern und Zwischenverbindungen, und es besteht ein Problem dahingehend, daß es schwierig ist, die Integrationsdichte zu verbessern.
    • Zusammenfaesung der Erfindung
  • Dementsprechend ist es eine allgemeine Aufgabe von der vorliegenden Erfindung, eine neue und nützliche Halbleitereinrichtung und ein Verfahren zur Herstellung der Halbleitereinrichtung, wie es in den Patentansprüchen ausgeführt ist, anzugeben, in denen die Probleme, welche oben beschrieben wur den, beseitigt sind.
  • Entsprechend der Halbleitereinrichtung gemäß der vorliegenden Erfindung ist es möglich, die Querschnittsfläche von der Gate-Elektrode, die eine kurze Gate-Länge aufweist, ohne eine Erhöhung des Source-Widerstandes zu vergrößern. Es ist auch möglich, die Stromdichte von dem Strom, der durch das Gate fließt, zu verringern, ohne die Kennwerte von dem Element zu verschlechtern. Ferner ist es möglich, die Elektroden mit gewünschten Zwischenverbindungsschichten über dem elementbildenden Bereich ohne die Notwendigkeit eines Bereiches ausschließlich für die Herstellung der Kontakte zu verbinden. Daher ist es möglich, die Integrationsdichte von der Halbleitereinrichtung stark zu verbessern.
  • DE-A-3706274 (Hitachi) zeigt ein Paar von MESFET's, in denen ein Abhebeverfahren (sogenanntes "lift-off"-Verfahren) verwendet wird, um Gate-Elektroden höher als die angrenzenden Source- und Drain-Elektroden zu bilden. Dabei ist jedoch keine Diskussion irgendeiner Verbindung von dem Gate mit einer Source- oder Drain-Elektrode gegeben. US 4201997 (übertragen an TI) zeigt einen MESFET-Inverter mit einem Source-Gate- Kurzschluß, worin all die Elektroden durch eine einzelne Metallisierung gebildet werden, jedoch besteht hierbei keine Möglichkeit, das seibstausrichtende Verfahren zu verwenden.
  • Entsprechend dem Verfahren der vorliegenden Erfindung ist es möglich, die Elektroden an gewünschte Zwischenverbindungsschichten über dem elementbildenden Bereich ohne die Notwendigkeit zu anzuschließen, einen speziellen Bereich ausschließlich zur Herstellung der Kontakte bereitzustellen.
  • Entsprechend dem Verfahren von der vorliegenden Erfindung kann die vorliegende Erfindung bei einer Halbleitereinrichtung vom Gate-Array-Typ angewendet werden, um den Freiheitsgrad bei der Gestaltung von Zwischenverbindungen zu erhöhen, um eine gewünschte Funktion zu realisieren.
  • Andere Aufgaben und weitere Merkmale von der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlich, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird.
    • Kurzbeschreibung der Zeichnungen
  • Es zeigen:
  • Fig. 1: eine Schaltungsdarstellung einer herkömmlichen Inverterschaltung;
  • Fign. 2A und 2B: eine Draufsicht und eine Querschnittsansicht, die jeweils die herkömmliche Inverterschaltung zeigen, die in Fig. 1 gezeigt ist;
  • Fig. 3A: eine Draufsicht, die einen wesentlichen Teil von einer ersten Ausführungsform von einer Halbleitereinrichtung entsprechend der vorliegenden Erfindung zeigt;
  • Fign. 3B bis 3D: Querschnittsansichten, die jeweils die erste Ausführungsforrn an verschiedenen Teilen, die in Fig. 3A gezeigt sind, darstellt,
  • Fign. 4A bis 4L: Querschnittsansichten zur Erklärung einer ersten Ausführungsform eines Verfahrens zur Herstellung einer Halbleitereinrichtung entsprechend der vorliegenden Erfindung;
  • Fign. 5A bis 5C: Querschnittsansichten zur Erklärung einer dritten Ausführungsform von dem Verfahren der Herstellung der Halbleitereinrichtung entsprechend der vorliegenden Erfindung;
  • Fign. 6A und 6B: jeweils eine Schaltungsdarstellung und eine Draufsicht einer zweiten Ausführungsform von der Halbleitereinrichtung entsprechend der vorliegenden Erfindung;
  • Fig. 7: eine Draufsicht eines herkömmlichen Ringoszillators zum Vergleich der Größen mit einem Ringoszillator, der in der zweiten Ausführungsform der Halbleitereinrichtung realisiert ist;
  • Fig. 8: eine Draufsicht von Grundzellen zur Erklärung einer dritten Ausführungsform von der Halbleitereinrichtung entsprechend der vorliegenden Erfindung;
  • Fig. 9: eine Schaltungsdarstellung, die eine NAND-Schaltung zeigt;
  • Fig. 10: eine Draufsicht, die die NAND-Schaltung darstellt, die durch die dritte Ausführungsform von der Halbleitereinrichtung realisiert ist;
  • Fig. 11: eine Schaltungsdarstellung einer NOR-Schaltung;
  • Fig. 12: eine Draufsicht der NOR-Schaltung, die durch die dritte Ausführungsform von der Haibleitereinrichtung realisiert ist; und
  • Fig. 13: eine Draufsicht einer herkömmlichen NOR-Schaltung zum Vergleich der Größen mit der NOR-Schaltung, die durch die dritte Ausführungsform von der Halbleitereinrichtung realisiert ist.
    • Beschreibung von den bevorzugten Ausführungsformen
  • Zuerst wird eine Beschreibung einer ersten Ausführungsform von einer Halbleitereinrichtung entsprechend der vorliegenden Erfindung unter Bezug auf die Figuren 3A bis 3D gegeben. Fig. 3A ist eine Draufsicht von der ersten Ausführungsform Fig. 3B ist eine Querschnittsansicht von der ersten Ausführungsform entlang einer Linie C-C' in Fig. 3A, Fig. 3C ist eine Querschnittsansicht von der ersten Ausführungsform entlang einer Linie B-B' in Fig. 3A, und Fig. 3D ist eine Querschnittsansicht von der ersten Ausführungsforrn entlang einer Linie A-A' in Fig. 3A. In den Figuren 3A bis 3D sind solche Teile, die im wesentlichen dieselben wie diejenigen entsprechenden Teile in den Figuren 1, 2A und 2B sind, durch dieselben Bezugszeichen bezeichnet, und eine detaillierte Beschreibung von diesen wird unterlassen. Bei dieser Ausführungsform wird die vorliegende Erfindung auf den Inverter angewendet, der den Schaltungsaufbau aufweist, der in Fig. 1 gezeigt ist.
  • Bei dieser Ausführungsform werden eine intrinsische GaAs- Pufferschicht 12 und eine aktive GaAs-Schicht 14 vom n-Typ aufeinanderfolgend auf einem halbisolierenden GaAs-Substrat gebildet, und ein elementbildender Bereich wird durch einen Isolationsbereich 16 definiert. Eine Gate-Elektrode 30 wird auf der aktiven GaAs-Schicht 14 vom n-Typ zwischen einer Source-Elektrode 18 (erste Elektrode) und einer gemeinsamen Elektrode 19 gebildet, und eine Gate-Elektrode 31 wird auf der aktiven GaAs-Schicht 14 vom n-Typ zwischen der gemeinsamen Elektrode 19 und einer Drain-Elektrode 20 (zweite Elektrode) gebildet. Diese Gate-Elektroden 30 und 31 bilden einen wesentlichen Teil von dieser Ausführungsform
  • Die Gate-Elektrode 30 von einem FET 2 vom Anreicherungstyp ist aus einem Gate-Kontaktbereich 30a und einem Über-Gate- Bereich 30b (engl.: "overgate portion") hergestellt und weist einen T-förmigen Querschnitt auf. Der Gate-Kontaktbereich 30a stellt zwischen der Source-Elektrode 18 und der gemeinsamen Elektrode 19 mit der aktiven GaAs-Schicht 14 vom n-Typ einen Kontakt her. Der Über-Gate-Bereich 30b ist mit einem oberen Teil von dem Gate-Kontaktbereich 30a verbunden und erstreckt sich hauptsächlich über eine Isolatorschicht 32 oberhalb der linken Source-Elektrode 18.
  • Die Gate-Elektrode 31 von einem FET 4 vom Verarmungstyp ist aus einem Gate-Kontaktbereich 31a und einem Über-Gate-Bereich 31b hergestellt und weist einen T-förmigen Querschnitt auf. Der Gate-Kontaktbereich 31a stellt einen Kontakt mit der aktiven GaAs-Schicht 14 vom n-Typ zwischen der gemeinsamen Elektrode 19 und der Drain-Elektrode 20 her. Der Über-Gate- Bereich 31b ist mit einem oberen Teil von dem Gate- Kontaktbereich 31a verbunden und erstreckt sich oberhalb der gemeinsamen Elektrode 19 und der Drain-Elektrode 20 nach rechts und links über die Isolatorschicht 32.
  • Bei dieser Ausführungsform ist ein Kontaktloch in der Isolatorschicht 32 oberhalb der gemeinsamen Elektrode 19 gebildet, wie es in Fig. 3D gezeigt ist, und der Über-Gate-Bereich 31b ist über dieses Kontaktloch mit der gemeinsamen Elektrode 19 verbunden. Mit anderen Worten ist diese Ausführungsform dadurch gekennzeichnet, daß der Über-Gate-Bereich 31b die Querschnittsfläche von der Gate-Elektrode 31 vergrößert und auch die Gate-Elektrode 31 von dem FET 4 mit der gemeinsamen Elektrode 19 verbindet, die als die Source-Elektrode von dem FET 4 verwendet wird.
  • Eine Zwischenverbindungsschicht 36 ist über eine Isolator schicht 34 über dem Über-Gate-Bereich 31b gebildet. Die Zwischenverbindungsschicht 36 ist aus Zwischenverbindungsschichten 36a, 36b und 36c hergestellt. Die Zwischenverbindungsschicht 36a ist vorgesehen, um das Eingangssignal VIN einzugeben, und stellt einen Kontakt mit dem Über-Gate-Bereich 30b von der Gate-Elektrode 30 von dem FET 2 her, wie es in Fig. 3B gezeigt ist. Die Zwischenverbindungsschicht 36b ist vorgesehen, um die Energieversorgungsspannung VDD anzulegen, und stellt einen Kontakt mit der Drain-Elektrode 20 von dem FET 4 her, wie es in Fig. 3C gezeigt ist. Die Zwischenverbindungs schicht 36c ist vorgesehen, um das Ausgangssignal VOUT auszugeben, und stellt einen Kontakt mit dem Über-Gate-Bereich 31b von der Gate-Elektrode 31 von dem FET 4 her. Da die Über- Gate-Bereiche 30b und 31b von den entsprechenden Gate- Elektroden 30 und 31 bei dieser Ausführungsform breit sind, ist es, mit anderen Worten, möglich, über ein Kontaktloch oberhalb des elementbildenden Bereiches einen Kontakt mit der Zwischenverbindungsschicht 36 herzustellen.
  • Die Elektroden 18, 19 und 20 können z.B. aus einer AuGe/Au- Schicht hergestellt sein, die eine Dicke von 0,3 µm aufweist, worin die AuGe- und Au-Teile von der AuGe/Au-Schicht jeweils Dicken von 0,02 µm und 0,28 µm aufweisen. Die Gate- Kontaktbereiche 30a und 31a können aus einer Al-Schicht hergestellt sein, die eine Dicke von 0,6 µm aufweist. Zusätzlich können die Über-Gate-Bereiche 30b und 31b aus einer Ti/TiN/Pt/Au-Schicht hergestellt sein, die eine Dicke von 0,3 µm aufweist, worin die Ti-, TiN-, Pt- und Au-Teile von der Ti/TiN/Pt/Au-Schicht jeweils Dicken von 0,02 µm, 0,07 µm, 0,01 µm und 0,2µm aufweisen.
  • Entsprechend dieser Ausführungsform existiert der Über-Gate- Bereich von der Gate-Elektrode in einer Schicht oberhalb der Source-Elektrode, der gemeinsamen Elektrode und der Drain- Elektrode. Aus diesem Grund besteht keine Notwendigkeit, Maßnahmen zu ergreifen, so daß der Über-Gate-Bereich keinen Kontakt mit der Source-Elektrode, der gemeinsamen Elektrode und der Drain-Elektrode herstellt. Im Ergebnis können die Source- Elektrode, die gemeinsame Elektrode und die Drain-Elektrode nahe dem Gate-Kontaktbereich positioniert werden. Dementsprechend wird, selbst wenn der Über-Gate-Bereich vorgesehen ist, um die Querschnittsfläche von der Gate-Elektrode zu vergrößern, der Source-Widerstand nicht zur Verschlechterung der Elementcharakteristik vergrößert.
  • Zusätzlich ist es entsprechend dieser Ausführungsform möglich, die Gate-Elektrode und die Source-Elektrode ohne Bereitstellung eines speziellen Bereiches, der den Kontakt realisiert, zu verbinden, da der Über-Gate-Bereich einen Kontakt mit der Source-Elektrode herstellt, die unmittelbar unterhalb des Über-Gate-Bereiches vorgesehen ist.
  • Weil der Über-Gate-Bereich von der Gate-Elektrode breit ist, ist es ferner entsprechend dieser Ausführungsform möglich, einen Kontakt mit der oberen Zwischenverbindungsschicht über ein Kontaktloch oberhalb des elementbildenden Bereiches ohne die Notwendigkeit herzustellen, einen speziellen Bereich zur Realisierung des Kontaktes vorzusehen.
  • Bei dieser Ausführungsform wird wegen der Zweckmäßigkeit angenommen, daß die erste Elektrode die Source-Elektrode und die zweite Elektrode die Drain-Elektrode ist. Es ist jedoch natürlich möglich, die Drain-Elektrode als die erste Elektrode und die Source-Elektrode als die zweite Elektrode zu betrachten.
  • Als nächstes wird eine Beschreibung von einer ersten Ausführungsform von einem Verfahren zur Herstellung der Halbleitereinrichtung gemäß der vorliegenden Erfindung unter Bezug auf die Figuren 4A bis 4L gegeben. Bei dieser Ausführungsform von dem Verfahren wird die erste Ausführungsform von der Halbleitereinrichtung hergestellt, die in den Figuren 3A bis 3D gezeigt ist. In den Figuren 4A bis 4L sind solche Teile, die dieselben wie diejenigen entsprechenden Teile in den Figuren 3A bis 3D sind, mit denselben Bezugszeichen bezeichnet und eine Beschreibung von diesen wird unterlassen.
  • Wie es in Fig. 4A gezeigt ist, werden die intrinsische GaAs- Pufferschicht 12, die eine Dicke von ungefähr 10000 Å (1 nm = 10 Å) aufweist, und die aktive GaAs-Schicht 14 vom n-Typ, die eine Dicke von ungefähr 2000 Å und eine Verunreinigungsdichte von 5.0*10¹&sup7; cm&supmin;³ aufweist, aufeinanderfolgend epitaktisch auf das halbisolierende GaAs-Substrat 10 aufgewachsen. Als nächstes wird der elementbildende Bereich durch eine Resist- Schicht 40 maskiert, die eine Dicke von ungefähr 1,5 µm aufweist, und Sauerstoffionen werden mit einer Dosis von 2,0*10¹² cm&supmin;² und einer Leistung von 150 keV implantiert, um so den Isolationsbereich 16 außerhalb des elementbildenden Bereiches zu bilden.
  • Dann wird, wie es in Fig. 48 gezeigt ist, eine Resist-Schicht 42 durch Auftragen eines Photoresists oder eines Elektronstrahl-Resists gebildet, und diese Resist-Schicht 42 wird in einer vorbestimmten Gestalt gemustert. Die gemusterte Resist- Schicht 42 wird als eine Maske zur Bildung der Source- Elektrode (erste Elektrode), der gemeinsamen Elektrode und der Drain-Elektrode (zweite Elektrode) verwendet. Eine Au- Ge/Au-Schicht 44, die eine Dicke von ungefähr 3000 Å aufweist, wird durch eine Vakuumdampfabscheidung abgeschieden. Nach der Abscheidung von der AuGe/Au-Schicht 44 wird die Resist-Schicht 42 entfernt, um unerwünschte Bereiche von der AuGe/Au-Schicht 44 abzuheben. Danach werden die verbleibenden Bereiche von der AuGe/Au-Schicht 44 durch ein thermisches Verfahren bei 450º für ungefähr 1 Minute metallisiert. Als ein Ergebnis werden die Source-Elektrode 18, die gemeinsame Elektrode 19 und die Drain-Elektrode 20, die einen ohmschen Kontakt mit der aktiven GaAs-Schicht 14 vom n-Typ herstellen, gebildet.
  • Als nächstes wird, wie es in Fig. 4C gezeigt ist, eine Resist-Schicht 46 durch Auftragen eines Elektronenstrahl- Resists gebildet, und ein Aperturmuster, das eine Breite von ungefähr 0,2 µm aufweist, wird zur Bildung von der Gate-Elektrode 31 von dem FET 4 hergestellt. Danach wird die aktive GaAs-Schicht 14 vom n-Typ unter Verwendung von HF, H&sub2;O&sub2; und H&sub2;O als Ätzmittel ungefähr 1000 Å geätzt, um so eine erste Ausnehmung in einem Bereich zu bilden, wo die Gate- Elektrode 31 in einem späteren Stadium gebildet wird. Die erste Ausnehmung kann auch durch ein reaktives lonenätzen (REE) unter Verwendung von Flon 12 (CCl&sub2;F&sub2;) als Ätzmittel gebildet werden.
  • Dann wird, wie es Fig. 4D gezeigt ist, die Resist-Schicht 46 als eine Maske verwendet, und eine Aluminium-(Al)-Schicht 48 wird zu einer Dicke von ungefähr 6000 Å durch eine Dampfabscheidung abgeschieden. Die Al-Schicht 48 wird auf der Resist-Schicht 46 und auf dem ersten Ausnehmungsbereich von der aktiven GaAs-Schicht 14 vom n-Typ gebildet.
  • Wenn die Resist-Schicht 46 entfernt wird, um unerwünschte Bereiche von der Al-Schicht 48 abzuheben, wird der Gate- Kontaktbereich 31a gebildet, wie es in Fig. 4E gezeigt ist.
  • Ein Spitzenende von diesem Gate-Kontaktbereich 31a ist in einer Position angeordnet, die höher als diejenigen von der Source-Elektrode 18, der gemeinsamen Elektrode 19 und der Drain-Elektrode 20 ist. Dann wird eine Resist-Schicht 50 durch Auftragen eines Elektronenstrahlresists gebildet, und ein Aperturmuster, das eine Breite von ungefähr 0,2 µm aufweist, wird zur Bildung von der Gate-Elektrode 30 von dem FET 2 hergestellt. Danach wird die aktive GaAs-Schicht 14 vom n- Typ unter Verwendung von HF, H&sub2;O&sub2; und H&sub2;O als Atzmittel ungefähr 1400 Å geätzt, um so eine zweite Ausnehmung an einem Be reich zu bilden, wo die Gate-Elektrode 30 in einem späteren Stadium gebildet wird. Diese zweite Ausnehmung für die Gate- Elektrode 30 ist leicht tiefer als die erste Ausnehmung für die Gate-Elektrode 31.
  • Als nächstes wird, wie es in Fig. 4F gezeigt ist, die Resist- Schicht 50 als eine Maske verwendet, und eine Al-Schicht 52 wird zu einer Dicke von ungefähr 6000 Å durch Dampfabscheidung abgeschieden. Die Al-Schicht 52 wird auf der Resist- Schicht 50 und dem zweiten Ausnehmungsbereich von der aktiven GaAs-Schicht 14 vom n-Typ gebildet.
  • Wenn die Resist-Schicht 50 entfernt wird, um unerwünschte Bereiche von der Al-Schicht 52 abzuheben, wird der Gate- Kontaktbereich 30a gebildet, wie es in Fig. 4G gezeigt ist. Ein Spitzenende von diesem Gate-Kontaktbereich 30a ist, ähnlich wie in dem Fall des Gate-Kontaktbereiches 31a, in einer Position angeordnet, die höher als diejenigen von der Source Elektrode 18, der gemeinsamen Elektrode 19, der Drain- Elektrode 20 ist.
  • Die Schicht 52 ist nicht auf die Al-Schicht beschränkt. Zum Beispiel kann eine Ti/Pt/Au-Schicht, die eine Dicke von 1000/1000/400 Å aufweist, oder eine Ti/Mo/Au-Schicht, die eine Dicke von 1000/1000/400 Å aufweist, als die Schicht 52 verwendet werden.
  • Als nächstes wird eine Silizium-Dioxid-(SiO&sub2;)-Schicht 54 durch eine chemische Dampfabscheidung (CVD) gebildet, und eine Resist-Schicht 56 wird auf der SiO&sub2;-Schicht 54 gebildet, um die Oberfläche zu glätten, wie es in Fig. 4H gezeigt ist.
  • Dann wird eine Gasmischung aus CF&sub4; und O&sub2; als ein Atzgas verwendet, um zurückzuätzen, bis nur die Spitzenenden von den Gate-Kontaktbereichen 30a und 31a freigelegt werden, wie es in Fig.41 gezeigt ist. Dieses Zurückätzen wird unter einer derartigen Ätzbedingung ausgeführt, daß die Ätzraten von der SiO&sub2;-Schicht 54 und der Resist-Schicht 56 dieselben werden.
  • Danach wird eine Resist-Schicht 58 auf der gesamten freigelegten Oberfläche gebildet, und die Resist-Schicht 58 wird gemustert, um so ein Kontaktioch in der SiO&sub2;-Schicht 54 oberhalb der gemeinsamen Elektrode 19 zu bilden, wie es in Fig. 4J gezeigt ist.
  • Weiterhin wird eine Ti/TiN/Pt/Au-Schicht 60 auf der gesamten freigelegten Oberfläche zu einer Dicke von ungefähr 2000 Å durch eine Dampfabscheidung oder Sputtern gebildet, wie es in Fig.4K gezeigt ist. Es ist natürlich möglich, eine Ti/Pt/Au- Schicht durch eine Dampfabscheidung oder Sputtern zu bilden. Dann wird eine Resist-Schicht 62 auf der Schicht 60 gebildet, und diese Resist-Schicht 62 wird gemustert, so daß Bereiche von der Resist-Schicht 62 an Teilen verbleiben, wo die Über- Gate-Bereiche 30b und 31b in einem späteren Stadium gebildet werden sollen.
  • Die Resist-Schicht 62 wird als eine Maske verwendet, wenn die Schicht 60 geätzt wird, und die Resist-Schicht 62 wird danach entfernt. Als ein Ergebnis werden die Über-Gate-Bereiche 30b und 31b gebildet, wie es in Fig. 4L gezeigt ist. Der Über- Gate-Bereich 30b ist wie gezeigt an den oberen Teil von dem Gate-Kontaktbereich 30a angeschlossen und erstreckt sich zu einem Teil oberhalb der Source-Elektrode 18 auf der SiO&sub2;- Schicht 54. Der Über-Gate-Bereich 31b ist andererseits an den oberen Teil von dem Gate-Kontaktbereich 31a angeschlossen und erstreckt sich zu einem Teil oberhalb der gemeinsamen Elektrode 19 und der Drain-Elektrode 20 auf der SiO&sub2;-Schicht 54. Der Über-Gate-Bereich 31b stellt einen Kontakt mit der gemeinsamen Elektrode 19 her.
  • Als nächstes wird die SiO&sub2;-Schicht 34 auf der gesamten freigelegten Oberfläche durch ein CVD gebildet. Ein Kontaktloch, das den Über-Gate-Bereich 30b erreicht, wie es in Fig. 3B gezeigt ist, ein Kontaktloch, das die Drain-Elektrode 20 erreicht, wie es in Fig. 3C gezeigt ist, und ein Kontaktloch, das den Über-Gate-Bereich 31b erreicht, wie es in Fig. 3D gezeigt ist, werden in der SiO&sub2;-Schicht 34 gebildet. Danach wird die Ti/Pt/Au-Zwischenverbindungsschicht 36 durch eine Dampfabscheidung oder Sputtern auf der gesamten freigelegten Oberfläche gebildet. Die Zwischenverbindungsschicht 36 wird durch ein Ar-Ionen-Fräsen gemustert, um so die Zwischenverbindungsschicht 36a, die in Fig. 3B gezeigt ist, die Zwischenverbindungsschicht 36b, die in Fig. 3C gezeigt ist, und die Zwischenverbindungsschicht 36c zu bilden, die in Fig. 3D gezeigt ist.
  • Entsprechend dieser Ausführungsform von dem Verfahren wird der Über-Gate-Bereich in einer Schicht oberhalb der Schicht bereitgestellt, in der die Source-Elektrode, die gemeinsame Elektrode und die Drain-Elektrode vorgesehen sind. Aus diesem Grund ist es möglich, einen genügend großen Ausrichtungsabstand beizubehalten, wodurch die Herstellung von der Halbleitereinrichtung erleichtert wird.
  • Als nächstes wird eine Beschreibung von wesentlichen Schrit ten von einer zweiten Ausführungsform von dem Verfahren zur Herstellung der Halbleitereinrichtung entsprechend der vorliegenden Erfindung gegeben. Bei dieser zweiten Ausführungsforrn des Verfahrens wird nach Bildung der Gate- Kontaktbereiche 30a und 31a, wie es in Fig. 4G gezeigt ist, in den Schritten, die in den Figuren 4H und 41 gezeigt sind, anstelle der Bildung der SiO&sub2;-Schicht 54 z.B. eine OCD- Harzschicht durch ein Schleuderauftragen (sogenanntes "spin coating") gebildet. Die OCD-Harzschicht wird zurückgeätzt, bis die Spitzenenden von den Gate-Kontaktbereichen 30a und 31a freigelegt werden. Die Schritte, die in Fig. 4J und danach gezeigt sind, sind bei dieser zweiten Ausführungsform im wesentlichen dieselben wie diejenigen von der ersten Ausführungsform von dem Verfahren.
  • Als nächstes wird eine Beschreibung von wesentlichen Schritten von einer dritten Ausführungsforrn von dem Verfahren zur Herstellung der Halbleitereinrichtung entsprechend der vorliegenden Erfindung gegeben. Bei dieser dritten Ausführungsform von dem Verfahren wird nach dem Schritt, der in Verbindung mit Fig. 4B beschrieben worden ist, die SiO&sub2;-Schicht 54 gebildet, wie es in Fig. 5A gezeigt ist, und Löcher werden in der SiO&sub2;-Schicht 54 an den Teilen gebildet, die den Positionen entsprechen, wo die Gate-Kontaktbereiche 30a und 31b in einem späteren Stadium gebildet werden. Dann wird, wie es in Fig. SB gezeigt ist, eine Wolfram-(W)-Schicht 64 innerhalb der Löcher durch ein CVD unter Verwendung einer Gasmischung aus SiH&sub4;/WF&sub6;=1 bei einem Gesamtdruck von 0,3T und einer Temperatur von 250ºC gebildet. Dieser Zustand, der in Fig. 5B gezeigt ist, ist derselbe wie der Zustand, der in Fig. 4I gezeigt ist, und die Schritte, die in Fig. 4J und danach gezeigt sind, sind bei dieser dritten Ausführungsform grundsätzlich dieselben wie diejenigen von der ersten Ausführungsform von dem Verfahren.
  • Als nächstes wird eine Beschreibung von einer zweiten Ausführungsform von der Halbleitereinrichtung entsprechend der vorliegenden Erfindung unter Bezug auf die Figuren 6A und 6B gegeben. Bei dieser Ausführungsform wird die vorliegenden Erfindung bei einem Ringoszillator angewendet. Fig. 6A ist eine Schaltungsdarstellung, die einen Ringoszillator zeigt, und Fig. 6B ist eine Draufsicht von dem Ringoszillator, der in Fig. 6A gezeigt ist. In den Figuren 6A und 6B sind solche Teile, die im wesentlichen dieselben wie diejenigen entsprechenden Teile in den Figuren 3A bis 3D sind, mit denselben Bezugszeichen bezeichnet, und eine detaillierte Beschreibung von diesen wird unterlassen.
  • Der Ringoszillator, der in Fig. 6A gezeigt ist, enthält DCFL- Inverterschaltungen INV1 und INV2, die in zwei Stufen verbunden sind. Ein Knoten, der das Drain D von dem FET 2 vom Anreicherungstyp mit das Source S von dem FET 4 vom Verarmungstyp der ersten Stufe verbindet, ist mit einem Gate G von dem FET 2 vom Anreicherungstyp von der zweiten Stufe verbunden. Mit anderen Worten, das invertierte Ausgangssignal von der DCFL-Inverterschaltung INV1 von der ersten Stufe wird als das Eingangssignal von der DCFL-Inverterschaltung INV2 von der zweiten Stufe geliefert, und ein Ausgangssignal von der DCFL- Inverterschaltung INV2 von der zweiten Stufe wird von einem Knoten erhalten, der ein Drain von dem FET 2 des Anreicherungstyps und ein Source von dem FET 4 vom Verarmungstyp von der zweiten Stufe verbindet.
  • Wie es in Fig. 6B gezeigt ist, sind die DCFL-Inverterschaltungen INV1 und INV2 zwischen der Zwischenverbindungsschicht 36b zur Lieferung der Energieversorgungsspannung VDD und einer Erdungszwischenverbindungsschicht 100 gebildet. Ein linker Teil entspricht der DCFL-Inverterschaltung INV1 und ein rechter Teil entspricht der DCFL-Inverterschaltung INV2.
  • Die Gate-Elektrode 31 von der DCFL-Inverterschaltung INV1 ist mit der gemeinsamen Elektrode 19 über den Über-Gate-Bereich 31a verbunden. Dieser Über-Gate-Bereich 31a wird auch als der Über-Gate-Bereich 30a von der Gate-Elektrode 30 von der DCFL- Inverterschaltung INV2 verwendet. Mit anderen Worten, bei dieser Ausführungsform wird der Über-Gate-Bereich 31a gemeinsam als der Über-Gate-Bereich 31a von der DCFL- Inverterschaltung INV1 und der Über-Gate-Bereich 30a von der DCFL-Inverterschaltung INV2 verwendet.
  • Für Vergleichszwecke zeigt Fig. 7 eine Draufsicht eines herkömmlichen Ringoszillators. In Fig. 7 sind solche Teile, die grundsätzlich dieselben wie diejenigen entsprechenden Teile in den Figuren 2A, 2B und 6B sind, mit denselben Bezugszeichen bezeichnet und eine Beschreibung von diesen wird unterlassen.
  • In Fig. 7 sind die DCFL-Inverterschaltungen INV1 und INV2 durch die Zwischenverbindungsschicht 24 verbunden. Dementsprechend muß die Zwischenverbindungsschicht 24 außerhalb des elementbildenden Bereiches gebildet werden. Als ein Ergebnis beträgt ein Abstand zwischen einem Ende B von der Source- Elektrode 18 von der ersten Stufe bis zu einem Ende B' von der Source-Elektrode 18 von der zweiten Stufe ungefähr 9,0 µm.
  • Andererseits beträgt bei der Ausführungsform, die in Fig. 68 gezeigt ist, ein Abstand zwischen einem Ende A von der Source-Elektrode 18 von der ersten Stufe zu einem Ende A' von der Source-Elektrode 18 von der zweiten Stufe ungefähr 7,5 µm, was gering im Vergleich zu dem Abstand zwischen den Enden B und B' in Fig. 7 ist. Folglich kann gesehen werden, daß die Fläche, die durch die Halbleitereinrichtung eingenommen wird, entsprechend dieser Ausführungsform wirksam verringert werden kann. Mit anderen Worten ist es, da keine Notwendigkeit besteht, spezielle Bereiche exklusiv zum Verbinden einer Vielzahl von Schaltungen bereitzustellen, möglich, den Abstand, mit dem die Schaltungen in der Halbleitereinrichtung vorgesehen sind, zu verringern und daher die Integrationsdichte von der Halbleitereinrichtung zu verbessern.
  • Als nächstes wird eine Beschreibung von einer dritten Ausführungsforrn von der Halbleitereinrichtung entsprechend der vorliegenden Erfindung unter Bezugnahme auf Fig. 8 gegeben. Bei dieser Ausführungsforrn wird die vorliegende Erfindung auf eine Halbleitereinrichtung vom Gate-Array-Typ angewendet.
  • Fig.8 ist eine Draufsicht, die Grundzellen von der Halbleitereinrichtung zeigt. Die Grundzellen enthalten Zellen 201 vom Verarmungstyp und Zellen 202 vom Anreicherungstyp. In Fig. 8 entspricht ein Bereich, der durch eine gestrichelte Linie bezeichnet ist, einem aktiven Bereich.
  • Wenn die Grundzellen, die in Fig. 8 gezeigt sind, verwendet werden, um eine Zwei-Eingangs-NAND-Schaltung zu realisieren, die in Fig. 9 gezeigt ist, werden Kontaktlöcher selektiv gebildet und die Verbindungen werden hergestellt, wie es durch Schraffierungen in Fig. 10 bezeichnet ist. In Fig. 9 enthält die NAND-Schaltung einen FET 201&sub1; vom Verarrnungstyp und FET's 202&sub1; und 202&sub2; vom Anreicherungstyp, die wie gezeigt zwischen der Energieversorgungsspannung VDD und der Erdung (oder: Masse) GND angeschlossen sind. Zwei Eingangssignale V1 und V2 werden an die Gates von den jeweiligen FET's 202&sub1; und 202&sub2; angelegt, und ein Ausgangssignal OUT wird von einem Knoten erhalten, der die FET's 201&sub1; und 202&sub1; verbindet. Gemäß Fig. 10 ist ein Kontaktloch gebildet, um den Über-Gate- Bereich von der Gate-Elektrode und der Source-Elektrode von dem FET 201&sub1; zu verbinden. Der Über-Gate-Bereich von dem FET 201&sub1; ist über ein Kontaktloch mit einer oberen Zwischenverbindungsschicht (nicht gezeigt) verbunden. Eine Zwischenverbindungsschicht 203 ist gebildet, um die Source-Elektrode von dem FET 202&sub1; mit der Drain-Elektrode von dem Transistor 202&sub2; über entsprechende Kontaktlöcherzu verbinden. Die Source- Elektrode von dem FET 201&sub1; wird gemeinsam als die Drain- Elektrode von dem FET 202&sub1; verwendet. Es kann aus Fig. 10 ersehen werden, daß der Über-Gate-Bereich von den FET's 201&sub1;, 202&sub1; und 202&sub2; nur partiell auf den entsprechenden Gate- Kontaktbereichen gebildet sind, um so unerwünschte Kontakte zu verhindern.
  • Wenn die Grundzellen, die in Fig. 8 gezeigt sind, verwendet werden, um eine Zwei-Eingangs-NOR-Schaltung zu realisieren, die in Fig. 11 gezeigt ist, werden Kontaktiöcher selektiv gebildet und die Verbindungen werden hergestellt, wie es durch Schraffierungen in Fig. 12 gezeigt ist. In Fig. 11 enthält die NOR-Schaltung den FET 201&sub1; vom Verarmungstyp und die FET's 202&sub1; und 202&sub2; vom Anreicherungstyp, die wie gezeigt zwischen der Energieversorgungsspannung VDD und der Masse GND angeschlossen sind. Zwei Eingangssignale V1 und V2 werden an die Gates von den entsprechenden FET's 202&sub1; und 202&sub2; angelegt und ein Ausgangssignal OUT wird von einem Knoten erhalten, der die FET's 201&sub1;, 202&sub1; und 202&sub2; verbindet. In Fig. 12 ist ein Kontaktloch gebildet, um den Über-Gate-Bereich von der Gate-Elektrode und der Source-Elektrode von dem FET 201&sub2; zu verbinden. Eine Zwischenverbindungsschicht 204 ist gebildet, um die Drain-Elektrode von dem FET 202&sub1; mit der Drain- Elektrode von dem Transistor 202&sub2; über entsprechende Kontaktlöcher zu verbinden. Der Über-Gate-Bereich von dem FET 201&sub1; ist auch über ein Kontaktloch mit der Zwischenverbindungsschicht 204 verbunden. Die Source-Elektrode von dem FET 201&sub1; wird gemeinsam als die Drain-Elektrode von dem FET 202&sub1; ver wendet. Es kann aus Fig. 12 ersehen werden, daß die Über- Gate-Bereiche von den FET's 201&sub1;, 202&sub1; und 202&sub2; nur partiell auf den entsprechenden Gate-Kontaktbereichen gebildet ist, um so unerwünschte Kontakte zu verhindern.
  • In den Figuren 10 und 12 betragen die Flächen, die durch die NAND-Schaltung und die NOR-Schaltung eingenommen werden, jeweils ungefähr 78,75 µm², was diejenige ist, die durch die Grundzellen eingenommen werden, welche in Fig. 8 gezeigt sind. Wenn jedoch eine NOR-Schaltung unter Verwendung der herkömmlichen Grundzellen gebildet wird, wird die Fläche, die durch die NOR-Schaltung eingenommen wird, ungefähr 146,25 µm², wie es in Fig. 13 gezeigt ist, weil spezielle Bereiche ausschließlich zur Herstellung der gewünschten Kontakte erforderlich sind. Bei dieser Ausführungsform ist der Freiheitsgrad bei der Gestaltung der Zwischenverbindungen im Vergleich mit der herkömmlichen Halbleitereinrichtung groß, da keine Notwendigkeit besteht, eine Kontaktanschlußfläche zur Herstellung eines Kontaktes mit der oberen Zwischenverbindungsschicht vorzusehen.
  • Daher sind entsprechend der vorliegenden Erfindung die folgenden vorteilhaften Wirkungen erzielbar. Erstens ist es, weil das Gate von dem FET den T-förrnigen Querschnitt aufweist, möglich, die Stromdichte von dem Strom, der durch das Gate hindurchtritt, ohne eine Verschlechterung der Charakteristik von dem FET zu verringern, ist es möglich, den Abstand zwischen dem Gate und dem Source und den Abstand zwischen dem Gate und dem Drain von dem FET zu verkürzen, und ist es auch möglich, eine befriedigende Verbindung zwischen dem Gate und dem Source oder Drain von dem FET zu realisieren. Es sollte festgestellt werden, daß eine direkte Verbindung von dem Gate und dem Source oder Drain von dem FET nicht möglich ist, da das Gate gewöhnlich aus Al oder dergleichen hergestellt ist und einen gleichrichtenden Kontakt mit der aktiven Schicht herstellt, während das Source oder Drain gewöhnlich aus Au oder dergleichen hergestellt ist und einen Ohm'schen Kontakt mit der aktiven Schicht herstellt. Zweitens ist es, da die Gate-, Source- und Drain-Elektroden von dem FET dieselbe Dik ke aufweisen, möglich, die Gate-, Source- und Drain- Elektroden durch ein gemeinsames Verfahren zu bilden, um das Herstellungsverfahren zu vereinfachen und auch konsistente Kennwerte von den FET's sicherzustellen. Drittens besteht, weil ein Kontaktloch selektiv gebildet werden kann, um das Gate mit dem Source oder Drain von dem FET zu verbinden, keine Notwendigkeit, eine Kontaktfläche ausschließlich zur Herstellung eines Kontakts zu bilden, und der Freiheitsgrad bei der Gestaltung von Zwischenverbindungen ist groß, ohne daß die Fläche vergrößert wird, die durch die Halbleitereinrich tung eingenommen wird.
  • Bei den beschriebenen Ausführungsformen wird die vorliegende Erfindung bei dem FET angewendet, der einen Ausnehmungs-Gate- Aufbau aufweist. Die vorliegende Erfindung kann jedoch in ähnlicher Weise bei jedem Schottky-Gate-FET, d.h. bei jeder Halbleitereinrichtung angewendet werden, in der der Strom leicht durch die Gate-Elektrode fließt. Zum Beispiel kann die vorliegende Erfindung bei Metalloxid-Halbleiter-FET's (MOSFET's), Metall-Halbleiter-FET's (MESFET's), Metallisolator-FET's (MISFET's) und Transistoren hoher Elektronenmobilität (HEMT's) angewendet werden.
  • Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, sondern es können verschiedene Veränderungen und Modifikationen durchgeführt werden, ohne von dem Bereich der vorliegenden Erfindung abzuweichen, der durch die folgenden Patentansprüche definiert ist.

Claims (25)

1. Haibleitereinrichtung, die umfaßt;ein Halbleitersubstrat (10); eine aktive Haibleiterschicht (14), die auf dem Halbleitersubstrat gebildet ist; einen ersten Feldeffekttransistor, der eine erste Elektrode (19) und eine zweite Elektrode (20), die auf der aktiven Schicht gebildet sind, um als Source- und Drain-Elektroden zu wirken, und eine Gate-Elektrode (31) umfaßt, die auf der aktiven Schicht zwischen den Source- und Drain-Elektroden gebildet ist und einen Gate- Kontaktbereich (31a) enthält, der einen Kontakt mit der aktiven Schicht (14) herstellt und eine Dicke aufweist, die größer als die Dicken von den Source- und Drain-Elektroden (19, 20) ist; und eine Isolatorschicht (32), die auf der aktiven Schicht gebildet ist und die Source- und Drain-Elektroden und die Seitenwände von dem Gate-Kontaktbereich bedeckt, dadurch gekennzeichnet, daß die Gate-Elektrode (31) ferner einen ersten Über-Gate-Bereich (31b) enthält, der auf dem Gate-Kontaktbereich (31a) gebildet und mit diesem verbunden ist und sich lateral über der Isolatorschicht (32) oberhalb der aktiven Schicht einschließlich mindestens eines Bereiches von der ersten Elektrode erstreckt; daß die Isolatorschicht (32) ein Kontaktioch aufweist, durch das ein Teil von dem ersten Über-Gate-Bereich (31b) mit der ersten Elektrode verbunden ist; und daß eine zweite Isolatorschicht (34) auf der ersten Isolatorschicht (32) den ersten Über-Gate-Bereich (31b) bedeckend gebildet ist, welche zweite Isolatorschicht ein zweites Kontaktloch an einer Position oberhalb des ersten Über- Gate-Bereiches aufweist, und eine Zwischenverbindungsschicht (36) auf der zweiten Isqlatorschicht gebildet und über das zweite Kontaktloch mit dem ersten Über-Gate-Bereich verbunden ist.
2. Halbleitereinrichtung gemäß Anspruch 1, bei der der erste Über-Gate-Bereich (31b) sich entlang der Länge von dem Gate- Kontaktbereich (31a) erstreckt.
3. Halbleitereinrichtung gemäß Anspruch 1 oder 2, in der die Source-, Drain- und Gate-Elektroden (19, 20, 31) Elektroden von einem Schottky-Gate-Feldeffekttransistor (2,4) bilden.
4. Halbleitereinrichtung gemäß einem der vorhergehenden Ansprüche, in der das Halbleitersubstrat (10) aus halbisolierendem GaAs hergestellt ist und die aktive Schicht (14) aus dotiertem GaAs hergestellt ist.
5. Halbleitereinrichtung gemäß einem der vorhergehenden Ansprüche, bei der der erste Über-Gate-Bereich (31b) auf beiden Seiten über den Gate-Kontaktbereich (31a) hervortritt, so daß das Gate (31) einen Querschnitt aufweist, der entlang einer Ebene betrachtet, die senkrecht zu der Oberfläche von dem Substrat (10) ist, annähernd T-förmnig ist.
6. Halbleitereinrichtung entsprechend einem der vorhergehenden Ansprüche, und die einen zweiten Feldeffekttransistor enthält, der durch die erste Elektrode (19), eine dritte Elektrode (18), die auf der aktiven Schicht gebildet ist, und eine zweite Gate-Elektrode (30) gebildet wird, die über der aktiven Schicht zwischen den ersten und dritten Elektroden (18, 19) gebildet ist; in welcher die zweite Gate-Elektrode (30) einen zweiten Gate-Kontaktbereich (30a) enthält, der einen Kontakt mit der aktiven Schicht (14) herstellt und eine Dicke aufweist, die größer als die Dicken von den ersten und dritten Elektroden ist, und einen zweiten Über-Gate-Bereich (30b) enthält, der auf dem zweiten Gate-Kontaktbereich (30a) gebildet und damit verbunden ist und sich über der Isolator schicht (32) oberhalb mindestens eines Bereiches von der dritten Elektrode (18) erstreckt.
7. Haibleitervorrichtung gemäß Anspruch 6, in der die zweite Isolatorschicht (34) beide erste und zweite Über-Gate- Bereiche bedeckt und in der ein drittes Kontaktloch in der zweiten Isolatorschicht (34) gebildet ist, und die Zwischenverbindungsschicht einen Bereich (36a) enthält, der auf der zweiten Isolatorschicht gebildet und über dieses dritte Kontaktloch mit dem zweiten Über-Gate-Bereich (30b) verbunden ist.
8. Halbleitereinrichtung gemäß Anspruch 7, in der ein viertes Kontaktioch die ersten und zweiten Isolatorschichten (32, 34) an einer Position oberhalb der zweiten Elektrode (20) durchsetzt und die Zwischenverbindungsschicht einen Bereich (36b) enthält, der auf der zweiten Isolatorschicht gebildet und über dieses vierte Kontaktloch mit der zweiten Elektrode verbunden ist.
9. Halbleitereinrichtung gemäß einem der Ansprüche 6 bis 8, bei der der zweite Feldeffekttransistor, der die dritten und ersten Elektroden (18, 19) jeweils als seine Drain- und Source-Elektroden verwendet, vom Anreicherungstyp ist, und der erste Feldeffekttransistor, der die ersten und zweiten Elektroden (19, 20) jeweils als seine Source- und Drain- Elektroden verwendet, vom Verarmungstyp ist.
10. Halbleitereinrichtung gemäß einem der Ansprüche 6 bis 9, in der der zweite Uber-Gate-Bereich (30b) auf beiden Seiten über den Gate-Kontaktbereich (30a) hervortritt, so daß das Gate (31) einen Querschnitt aufweist, der, entlang einer Ebene senkrecht zu der Oberfläche von dem Substrat (10) betrachtet, annähernd T-förmig ist.
11. Halbleitereinrichtung, die eine Vielzahl von Paaren von Feldeffekttransistsoren enthält, wie sie in einem der Ansprüche 6 bis 10 beansprucht sind.
12. Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte enthält:
Vorbereitung eines geschichteten Aufbaus, der ein Halbleitersubstrat (10), eine aktive Schicht (14), die auf der Oberfläche von dem Halbleitersubstrat gebildet ist, eine erste Elektrode (19) und eine zweite Elektrode (20) auf der aktiven Schicht, einen ersten Gate-Kontaktbereich (31a), der auf der aktiven Schicht zwischen den ersten und zweiten Elektroden gebildet ist und eine Dicke aufweist, die größer als die Dikken von diesen Elektroden ist, und eine erste Isolatorschicht (32) enthält, die auf der aktiven Schicht gebildet ist und die ersten und zweiten Elektroden und die Seitenoberflächen von dem ersten Gate-Kontaktbereich bedeckt, so daß die obere Oberfläche von dem ersten Gate-Kontaktbereich freigelegt ist;
Bildung eines Kontaktloches in der ersten Isolatorschicht (32) direkt oberhalb der ersten Elektrode (19); und Bildung eines ersten Über-Gate-Bereiches (31b) auf der ersten Isolatorschicht (32), um sich lateral über mindestens einen Bereich von der ersten Elektrode (19) zu erstrecken, wobei der Teil von dem ersten Über-Gate-Bereich (31b), der über dem Kontaktloch ist, über das Kontaktloch einen Kontakt mit der ersten Elektrode herstellt, und der Teil, der über dem ersten Gate-Kontaktbereich (31a) ist, Kontakt mit diesem herstellt, um so eine Gate-Elektrode (31) zu bilden;
Bildung einer zweiten Isolatorschicht (34) auf der ersten Isolatorschicht (32), um den ersten Über-Gate-Bereich (31b) zu bedecken;
Bildung eines zweiten Kontaktioches in der zweiten Isolatorschicht an einer Position oberhalb des ersten Über-Gate- Bereiches; und
Bildung einer Zwischenverbindungsschicht (36c), die auf der zweiten Isolatorschicht angeordnet ist und die über das zweite Kontaktloch mit dem ersten Über-Gate-Bereich verbunden ist.
13. Verfahren gemäß Anspruch 12, bei dem der Schritt der Vorbereitung des geschichteten Aufbaus die Unterschritte enthält:
Bildung der ersten und zweiten Elektroden (19, 20) auf der aktiven Schicht (14) mit einer ersten Dicke;
Bildung des ersten Gate-Kontaktbereiches (31a) auf der aktiven Schicht mit einer zweiten Dicke, die größer als die erste Dicke ist;
Bildung der ersten Isolatorschicht (32) auf der aktiven Schicht, den ersten und zweiten Elektroden und dem ersten Gate-Kontaktbereich (31a) und
Entfernung eines Bereiches von der ersten Isolatorschicht, um nur die obere Oberfläche von dem ersten Gate-Kontaktbereich freizulegen.
14. Verfahren gemäß Anspruch 12, bei dem der Schritt der Vorbereitung des geschichteten Aufbaus die Unterschritte enthält:
Bildung der ersten und zweiten Elektroden (19, 20) auf der aktiven Schicht (14) mit einer ersten Dicke;
Bildung der ersten Isolatorschicht (32) auf der aktiven Schicht, um die ersten und zweiten Elektroden in ihrer Gesamtheit zu bedecken;
Bildung eines Loches in der ersten Isolatorschicht, um eine Oberfläche von der aktiven Schicht zwischen den ersten und zweiten Elektroden freizulegen; und
Füllung dieses Loches durch einen Leiter, um den ersten Gate- Kontaktbereich (31a) zu bilden.
15. Verfahren gemäß einem der Ansprüche 12 bis 14, bei dem der Vorbereitungsschritt die ersten und zweiten Elektroden als Source- und Drain-Elektroden (19, 20) und den ersten Gate-Kontaktbereich (31a) als die Gate-Elektrode von einem Schottky-Gate-Feldeffekttransistor (2,4) bildet.
16. Verfahren gemäß einem der Ansprüche 12 bis 15, bei dem das Halbleitersubstrat (10) aus halbisolierendem GaAs und die aktive Schicht (14) aus dotiertem GaAs hergestellt ist.
17. Verfahren gemäß einem der Ansprüche 12 bis 16, bei dem der erste Über-Gate-Bereich (31b) gebildet ist, um an beiden Seiten über den ersten Gate-Kontaktbereich (31a) hervorzutreten, so daß das Gate (31) einen Querschnitt aufweist, der, entlang einer Ebene senkrecht zu der Oberfläche von dem Substrat (10) betrachtet, annähernd T-formig ist.
18. Verfahren gemäß einem der Ansprüche 12 bis 17, das ferner die Schritte enthält:
Vorbereitung einer dritten Elektrode (18) auf der aktiven Schicht und eines zweiten Gate-Kontaktbereiches (30a) auf der aktiven Schicht zwischen den zweiten und dritten Elektroden (18, 19) , welcher zweite Gate-Kontaktbereich eine Dicke aufweist, die größer als die Dicken von den zweiten und dritten Elektroden ist, wobei die erste Isolatorschicht (32) gleichfalls die dritte Elektrode und die Seitenoberf lächen von dem zweiten Gate-Kontaktbereich bedeckt, welche oberen Oberflächen von den ersten und zweiten Gate-Kontaktbereichen freigelegt sind;
Bildung eines zweiten Über-Gate-Bereiches (30b) auf der ersten Isolatorschicht (32), der sich über mindestens einen Bereich von der dritten Elektrode (18) erstreckt und auf dem zweiten Gate-Kontaktbereich (30a) gebildet und mit diesem verbunden ist, um eine zweite Gate-Elektrode (30) zu bilden.
19. Verfahren gemäß Anspruch 18, bei dem die zweite Isolatorschicht (34) beide erste und zweite Über-Gate-Bereiche bedeckt und mit einem dritten Kontaktloch an einer Position oberhalb des zweiten Über-Gate-Bereiches (30b) versehen ist; und ein Bereich von der Zwischenverbindungsschicht (36a) auf der zweiten Isolatorschicht (34) gebildet ist, um über dieses dritte Kontaktioch mit dem zweiten Über-Gate-Bereich (30b) verbunden zu sein.
20. Verfahren gemäß Anspruch 18 oder 19, bei dem der Vorbereitungsschritt die Unterschritte enthält:
Bildung der ersten bis dritten Elektroden (19, 20, 18) auf der aktiven Schicht (14) mit einer ersten Dicke;
Bildung der ersten und zweiten Gate-Kontaktbereiche (31a, 30a) auf der aktiven Schicht mit einer zweiten Dicke, die größer als die erste Dicke ist;
Bildung der ersten Isolatorschicht (32) auf der aktiven Schicht, den ersten bis dritten Elektroden (18-20) und den ersten und zweiten Gate-Kontaktbereichen (31a, 30a); und
Entfernung eines Bereiches von der ersten Isolatorschicht (32), um nur die obere Oberfläche von den ersten und zweiten Gate-Kontaktbereichen (31a, 30a) freizulegen.
21. Verfahren gemäß Anspruch 18 oder 19, bei dem der Vorbereitungsschritt die Unterschritte enthält:
Bildung der ersten bis dritten Elektroden (19, 20, 18) auf der aktiven Schicht (14) mit einer ersten Dicke;
Bildung der ersten Isolatorschicht (32) auf der aktiven Schicht&sub1; um die ersten bis dritten Elektroden in ihrer Gesamtheit zu bedecken;
Bildung eines Paares von Löchern in der ersten Isolatorschicht (32), um die Oberfläche von der aktiven Schicht (14) zwischen den ersten und zweiten Elektroden (19, 20) und zwischen den ersten und dritten Elektroden (19, 18) freizulegen;
und
Füllung des Paares von Löchern durch einen Leiter, um die ersten und zweiten Gate-Kontaktbereiche (31b, 30b) zu bilden.
22. Verfahren gemäß einem der Ansprüche 18 bis 21, bei dem der Vorbereitungsschritt die ersten bis dritten Elektroden (18-20) und die ersten und zweiten Gate-Kontaktbereiche (31a, 30a) als Elektroden von Schottky-Gate-Feldeffekttransistoren (2,4) bildet.
23. Verfahren gemäß einem der Ansprüche 18 bis 22, bei dem das Halbleitersubstrat (10) aus halbisolierendern GaAs hergestellt ist und die aktive Schicht (14) aus dotiertern GaAs hergestellt ist.
24. Verfahren gemäß einem der Ansprüche 18 bis 23, bei dem der zweite Über-Gate-Bereich (30b) gebildet ist, um an beiden Seiten über den zweiten Gate-Kontaktbereich (30a) hervorzutreten, so daß das Gate (30) einen Querschnitt aufweist, der, entlang einer Ebene senkrecht zu der Oberfläche von dem Substrat (10)betrachtet, annähernd T-förmig ist.
25. Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem der Ansprüche 18 bis 24, bei dem ein Array von Paaren von Feldeffekttransistorteilen (2,4) auf einer aktiven Schicht (14) gebildet wird, die auf einem Substrat (10) gebildet ist, das die Schritte enthält:
Verkopplung von willkürlichen von den Feldeffekttransistorteilen durch Bildung eines Über-Gate-Bereiches (31b), um einen Kontakt mit den entsprechenden Gate-Kontaktbereichen von den willkürlichen von den Feldeffekttransistoren herzustellen.
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