JPS6147677A - 超伝導集積回路接続パツド - Google Patents
超伝導集積回路接続パツドInfo
- Publication number
- JPS6147677A JPS6147677A JP59170220A JP17022084A JPS6147677A JP S6147677 A JPS6147677 A JP S6147677A JP 59170220 A JP59170220 A JP 59170220A JP 17022084 A JP17022084 A JP 17022084A JP S6147677 A JPS6147677 A JP S6147677A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- ground plane
- connection
- chip
- inductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012212 insulator Substances 0.000 claims abstract description 15
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011111 cardboard Substances 0.000 description 1
- 239000011093 chipboard Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
Landscapes
- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Wire Bonding (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超伝導の集積回路チップやカードに、パルス
又は正弦波信号を外部から通すための接゛続パッドの構
造に関する。
又は正弦波信号を外部から通すための接゛続パッドの構
造に関する。
従来、この種の接続パッドの使用による接続例を第３図
に示すフリップチップ接続を例にとって示す。接続パッ
ドｌは、その上にハンダバンプ２が設置されている。第
３図中、３は接地面、４は絶縁体、５は基板、６は回路
につながるストリップ線、７は接地面が抜けているとこ
ろを通り、接続パッド１につながるストリップ線の部分
である。
に示すフリップチップ接続を例にとって示す。接続パッ
ドｌは、その上にハンダバンプ２が設置されている。第
３図中、３は接地面、４は絶縁体、５は基板、６は回路
につながるストリップ線、７は接地面が抜けているとこ
ろを通り、接続パッド１につながるストリップ線の部分
である。
接続部のインダクタンスは、パッドインダクタンス、ハ
ンダインダクタンス、接地面の抜けたところを通るスト
リップ線７によるインダクタンスおよび信号のリターン
ラインによるインダクタンスから構成される。その中で
も、電子通信学会技術研究報告５ＣＥ８３−３１． Ｐ
、２５ で述べられているようにパッドインダクタン
スは、他のインダクタンスに比べて大きい。第３図の構
造では、ひとつのパッドに電流を流す事によって誘起さ
れる磁場の広がりは、このパッドの周辺にある他のパッ
ドにまでにわたり、大きなりロストークの原因となる。
ンダインダクタンス、接地面の抜けたところを通るスト
リップ線７によるインダクタンスおよび信号のリターン
ラインによるインダクタンスから構成される。その中で
も、電子通信学会技術研究報告５ＣＥ８３−３１． Ｐ
、２５ で述べられているようにパッドインダクタン
スは、他のインダクタンスに比べて大きい。第３図の構
造では、ひとつのパッドに電流を流す事によって誘起さ
れる磁場の広がりは、このパッドの周辺にある他のパッ
ドにまでにわたり、大きなりロストークの原因となる。
このようなりロストークを防ぐ方法として社、第４図に
示すような接続パッド１，１間に接地面３を設けるコプ
レーナ導波路構造を採用する手法がある。この場合には
、パッド１．１間の接地面３０幅を少なくとも信号パッ
ドの幅と同じ程度にしないと、上記の効果はなく、これ
はパッド１，１間のピッチの小さな高密度の接続構成を
実現するには不利である。又これら第３図、第４図に示
す従来の構造では、インダクタンスな要素が強く、キャ
パシイティヴな要素が弱いので、通常ストリップ線６で
作られている回路と、インピーダンス整合を取ることが
できない。そのために、ＩＢＭＪ。
示すような接続パッド１，１間に接地面３を設けるコプ
レーナ導波路構造を採用する手法がある。この場合には
、パッド１．１間の接地面３０幅を少なくとも信号パッ
ドの幅と同じ程度にしないと、上記の効果はなく、これ
はパッド１，１間のピッチの小さな高密度の接続構成を
実現するには不利である。又これら第３図、第４図に示
す従来の構造では、インダクタンスな要素が強く、キャ
パシイティヴな要素が弱いので、通常ストリップ線６で
作られている回路と、インピーダンス整合を取ることが
できない。そのために、ＩＢＭＪ。
ｏｆ Ｒｅａ ＆ Ｄｅｖ、誌Ｖｏ１．２４．Ｐ、１７
３ （１９８０）に記述されているように、外部に容量
Ｃをもう・けてインピーダンス整合を行なわなければな
らない。しかしこの方法でインピーダンス整合を取った
場合におインピーダンス）。したがって、たとえインピ
ーダンス整合をとっても、第３図、第４図に示す従来構
造のパッドではＬが大きく、大きな信号の遅延を生じる
・パッド部のインダクタンスを下げるために第５図に示
すように絶縁体４を介して、パッド１の下部に接地面３
を設置するという手法が考えられる。第５図の構成要素
を示している数字は第３図、第４図に示すものと対応し
ている。しかしこうする事によってインダクタンスは減
少するが、パッド、接地面間の容量が増え、インピーダ
ンスｚ ＝、／Ｌ−が減少する。パッド部の幅は外部と
の目合せの問題や、接続強度の問題のために、一般には
回路の配線に使われているストリップ線６の線幅よりも
十分大きくなっている。したがって第５図のようにして
パッド部のインダクタンスを下げても、そのインピーダ
ンスは当然集積回路部に使用されている線路のインピー
ダンスより大巾に低くなり、整合がとれずキャパシイテ
イヴになる。又他の部分のインダクデイグ要素を増し、
インピーダンス整合をとるには容量Ｃが大きいため、大
きなインダクタンスを付加しなくてはならない。これは
必然的に前記信号遅延２が大きくなって望ましくない。
３ （１９８０）に記述されているように、外部に容量
Ｃをもう・けてインピーダンス整合を行なわなければな
らない。しかしこの方法でインピーダンス整合を取った
場合におインピーダンス）。したがって、たとえインピ
ーダンス整合をとっても、第３図、第４図に示す従来構
造のパッドではＬが大きく、大きな信号の遅延を生じる
・パッド部のインダクタンスを下げるために第５図に示
すように絶縁体４を介して、パッド１の下部に接地面３
を設置するという手法が考えられる。第５図の構成要素
を示している数字は第３図、第４図に示すものと対応し
ている。しかしこうする事によってインダクタンスは減
少するが、パッド、接地面間の容量が増え、インピーダ
ンスｚ ＝、／Ｌ−が減少する。パッド部の幅は外部と
の目合せの問題や、接続強度の問題のために、一般には
回路の配線に使われているストリップ線６の線幅よりも
十分大きくなっている。したがって第５図のようにして
パッド部のインダクタンスを下げても、そのインピーダ
ンスは当然集積回路部に使用されている線路のインピー
ダンスより大巾に低くなり、整合がとれずキャパシイテ
イヴになる。又他の部分のインダクデイグ要素を増し、
インピーダンス整合をとるには容量Ｃが大きいため、大
きなインダクタンスを付加しなくてはならない。これは
必然的に前記信号遅延２が大きくなって望ましくない。
このように、従来の構造によるときにはクロストークが
大きい、信号遅延ｉが太きい、他に容量Ｃを設けなくて
はならない等の欠点があった。
大きい、信号遅延ｉが太きい、他に容量Ｃを設けなくて
はならない等の欠点があった。
本発明の目的は、パッド面積より小なる面積の開孔部を
有する超伝導接地面をパッドの下に設置することによっ
て、パッドのインダクタンスを減少させると同時に容量
を作り出し、従来問題であった信号線間のクロストーク
や信号の遅延を減少させ、しかも他にわざわざ容量をも
うけずに、インピーダンス整合を取ることのできるよう
にした超伝導集積回路のチップ、カードに信号を伝える
接続用パッドを提供することにある。
有する超伝導接地面をパッドの下に設置することによっ
て、パッドのインダクタンスを減少させると同時に容量
を作り出し、従来問題であった信号線間のクロストーク
や信号の遅延を減少させ、しかも他にわざわざ容量をも
うけずに、インピーダンス整合を取ることのできるよう
にした超伝導集積回路のチップ、カードに信号を伝える
接続用パッドを提供することにある。
本発明は、チップまたはカード上に配置された超伝導の
回路接続パッドや下部に、絶縁体を介して超伝導接地面
を設置してなる超伝導集積回路において、前記接続パッ
ドの直下の接地面に開孔部を形成し、前記絶縁体とはさ
んで接続パッドの周辺部を前記接地面上に重合させたこ
とを特徴とする超伝導集積回路接続用パッドである。
回路接続パッドや下部に、絶縁体を介して超伝導接地面
を設置してなる超伝導集積回路において、前記接続パッ
ドの直下の接地面に開孔部を形成し、前記絶縁体とはさ
んで接続パッドの周辺部を前記接地面上に重合させたこ
とを特徴とする超伝導集積回路接続用パッドである。
本発明においては、第５図に示した接続パッドの下の接
地面に開孔部を形成し、との開孔部の大きさを調節する
ことによって、ストリップ線回路とインピーダンス整合
を取るものである。具体的には、このインピーダンス整
合の取れた状態はパッドの周辺部と接地面とが絶縁体を
介して重なシ合い、この重なり合った部分の幅がストリ
ップ線の線幅と大体一致するような構成をもっている。
地面に開孔部を形成し、との開孔部の大きさを調節する
ことによって、ストリップ線回路とインピーダンス整合
を取るものである。具体的には、このインピーダンス整
合の取れた状態はパッドの周辺部と接地面とが絶縁体を
介して重なシ合い、この重なり合った部分の幅がストリ
ップ線の線幅と大体一致するような構成をもっている。
本発明は、バンド部のみのインピーダンス整合ばかりで
なく、パッド部以外のハンダバンプ、リターンラインな
どの余分なインダクタンス分も考慮にいれて前記重なシ
部分の幅を調節し、接続部全体のインピーダンス整合が
可能である。容量の増加は前記接地面の開孔部の面積を
小さくする事により達成される。又本発明の構造により
、接読部全体のインダクタンスに従来量も大きく寄与し
ていたバンド部のインダクタンスを回路に使われている
ストリップ線のインダクタンス程度に減少できるため、
信号の遅延τ−７を短縮し、同時に周囲の信号線へのク
ロストークも減少させることができる。
なく、パッド部以外のハンダバンプ、リターンラインな
どの余分なインダクタンス分も考慮にいれて前記重なシ
部分の幅を調節し、接続部全体のインピーダンス整合が
可能である。容量の増加は前記接地面の開孔部の面積を
小さくする事により達成される。又本発明の構造により
、接読部全体のインダクタンスに従来量も大きく寄与し
ていたバンド部のインダクタンスを回路に使われている
ストリップ線のインダクタンス程度に減少できるため、
信号の遅延τ−７を短縮し、同時に周囲の信号線へのク
ロストークも減少させることができる。
（この発明の詳細な説明〕
次に本発明の実施例について図面を参照して説明する。
（実施例１）
第１図（ａ） 、 （ｂ） 、 （ｃ）に本発明の第１
の実施例を示す。なお、第３図〜第５図と同一構成部分
には同一番号を付して説明する。第１図（ａ）はフリッ
プチップ接合のカード側のみを見た平面図、第１図（ｂ
）。
の実施例を示す。なお、第３図〜第５図と同一構成部分
には同一番号を付して説明する。第１図（ａ）はフリッ
プチップ接合のカード側のみを見た平面図、第１図（ｂ
）。
（ｃ）はチッソとカードとの接続に用いたフリップチッ
プ接合状態の断面を示している。基板５およびチップ８
の接地面３に、絶縁体４を介して接続パツドエが設置さ
れ、両接続パッド１．１間はハンダバンプ２にて結ばれ
ている。６は各接続パッド１に通ずるストリップ線であ
る。チップ側とカード側とのパッドの構造部分は同一の
ため以下、力７ド側の構造について説明する。接地面３
には、開孔部９を形成する。パッド１は第１図（ａ）に
示すようにこの開孔部９を覆うように取付けられている
・すなわち、第１図（ｃ）に明らかなとおり、パッド１
の一部、具体的には周辺部が絶縁体４をはさんで接地面
３上に重合する構造としたものである。
プ接合状態の断面を示している。基板５およびチップ８
の接地面３に、絶縁体４を介して接続パツドエが設置さ
れ、両接続パッド１．１間はハンダバンプ２にて結ばれ
ている。６は各接続パッド１に通ずるストリップ線であ
る。チップ側とカード側とのパッドの構造部分は同一の
ため以下、力７ド側の構造について説明する。接地面３
には、開孔部９を形成する。パッド１は第１図（ａ）に
示すようにこの開孔部９を覆うように取付けられている
・すなわち、第１図（ｃ）に明らかなとおり、パッド１
の一部、具体的には周辺部が絶縁体４をはさんで接地面
３上に重合する構造としたものである。
チップ側についても全く同様な構造となっている。
電流は第１図（ａ） 、 （ｂ） 、 （ｃ）中に示す
矢印の方向に流れる。パッド１と接地面３との関係を上
記のとおり設定することによ、リチップ及びカード上の
ストリップ線回路にインピーダンス整合の取れた接続が
可能となる。第１図（ｂ）中に示されているように、接
地面３とパッド１とがその一部に重なり合っている個所
があるために、磁場の広がりはとの部分に限定され、パ
ッド部のインダクタンスは大巾に低下し、クロストーク
及び信号の遅延が小さくなる。このようなインダクタン
ス値は前記の重なシ部を大きくすることで小さくでき、
また前記型なり部に形成される容量は重なシ部を大きく
する事で大きくなる。従って、従来のようなインピーダ
ンス整合用の容量を他に設けずとも、重なシ部の大きさ
を調節することによりパッド、ハンダバンプ、リターン
ラインを含めた接続部全体のインピーダンス整合が取れ
る。しかもハンダバンプの下には接地面がないため、ハ
ンダバンプ形成、溶解時に絶縁体４にクラックが入シ、
パッド、接地面間の短絡が起きることもない。また、第
３図及び第４図の構成と異なり第１図（ｔ、）に明らか
なとお夛、接地面は回路部から接続パッド部まで途切れ
ることなく継がっているので、従来のように回路部とパ
ッド部を結ぶ前記ストリップ線７がら生じるインダクタ
ンスも小さくなる。さらに前記パッド部の大きさも必要
に応じて任意にインピーダンス整合を取れた状態で大き
くも少さくも出来る。したがって、このような構成で高
速、低クロストーク、単純、堅牢なフリップチップ接続
が出来る。
矢印の方向に流れる。パッド１と接地面３との関係を上
記のとおり設定することによ、リチップ及びカード上の
ストリップ線回路にインピーダンス整合の取れた接続が
可能となる。第１図（ｂ）中に示されているように、接
地面３とパッド１とがその一部に重なり合っている個所
があるために、磁場の広がりはとの部分に限定され、パ
ッド部のインダクタンスは大巾に低下し、クロストーク
及び信号の遅延が小さくなる。このようなインダクタン
ス値は前記の重なシ部を大きくすることで小さくでき、
また前記型なり部に形成される容量は重なシ部を大きく
する事で大きくなる。従って、従来のようなインピーダ
ンス整合用の容量を他に設けずとも、重なシ部の大きさ
を調節することによりパッド、ハンダバンプ、リターン
ラインを含めた接続部全体のインピーダンス整合が取れ
る。しかもハンダバンプの下には接地面がないため、ハ
ンダバンプ形成、溶解時に絶縁体４にクラックが入シ、
パッド、接地面間の短絡が起きることもない。また、第
３図及び第４図の構成と異なり第１図（ｔ、）に明らか
なとお夛、接地面は回路部から接続パッド部まで途切れ
ることなく継がっているので、従来のように回路部とパ
ッド部を結ぶ前記ストリップ線７がら生じるインダクタ
ンスも小さくなる。さらに前記パッド部の大きさも必要
に応じて任意にインピーダンス整合を取れた状態で大き
くも少さくも出来る。したがって、このような構成で高
速、低クロストーク、単純、堅牢なフリップチップ接続
が出来る。
（実施例２）
第２図（ａ） 、 （ｂ） 、 （ｃ）に本発明の第２
の実施例を示す。本−施例は、接地面３と、その上に絶
縁体４を介して設置されたストリップ線６と、接地面３
に形成された開孔部９を通シ、接続パッド１を′介して
ス） ＩＪツブ線６に接続され、且つ接地面３の下に絶
縁体４を介して設置されたストリップ線１０とから構成
したものである。
の実施例を示す。本−施例は、接地面３と、その上に絶
縁体４を介して設置されたストリップ線６と、接地面３
に形成された開孔部９を通シ、接続パッド１を′介して
ス） ＩＪツブ線６に接続され、且つ接地面３の下に絶
縁体４を介して設置されたストリップ線１０とから構成
したものである。
本実施例は集積回路の多層化にともない、接地面の上下
両側にストリップ線を設置するときに適用し、それらの
相互の接続を上記構成の接続パッドを用いて行うことに
よってインピーダンス整合のとれた接続ができ、高速性
にすぐれた接続を接地面の両側のスト−リップ線の間で
実現できる。
両側にストリップ線を設置するときに適用し、それらの
相互の接続を上記構成の接続パッドを用いて行うことに
よってインピーダンス整合のとれた接続ができ、高速性
にすぐれた接続を接地面の両側のスト−リップ線の間で
実現できる。
本発明は以上説明したように、接地面に形成された開孔
部の上に接続パッドを設置し、接続パッドの周辺を接地
面上に重合させることによシ、ストリップ線回路の線幅
よりも十分大きな線路幅を有するパッドを用いても、イ
ンピーダンス整合のとれた簡単で高速な外部への接続が
出来る効果を有するものである。
部の上に接続パッドを設置し、接続パッドの周辺を接地
面上に重合させることによシ、ストリップ線回路の線幅
よりも十分大きな線路幅を有するパッドを用いても、イ
ンピーダンス整合のとれた簡単で高速な外部への接続が
出来る効果を有するものである。
第１図は本発明をチップとカードの接続に利用したフリ
ップチップ接続の実施例を示すもので、（ａ）は平面図
、（ｂ）は（ａ）のｂ□−ｂｊｊ線断面図（ｅ）は（ａ
） ｃＤＣｇ ｃｒ線断面図、第２図は本発明を接地
面の上下に設置されたストリップ線の接続に応用した実
施例を示すもので、（ａ）は平面図、（ｂ）は（ａ）の
す、−ｂ、ｊ線断面図、（ｃ）は（ａ）Ｏｃ、−ｃｉ線
断面図、第３図、第４図はフリップチップ接続の従来例
を示す斜視図、第５図は接続パッドの下に接地面を敷い
た場合の例を示す斜視図である。 １・・−接続パッド、２・・・信号のハンダバンブ、３
・・・接地面、４・・・絶縁体、５・・・カード基板、
６・・・接地面の上に設置したストリップ線、７・・・
接地面の抜けた所を通るストリップ線、８・・・チップ
基板、９・・・接地面に開いた開孔部、ｌＯ・・・接地
面の下に設置されたストリップ線 特許出願人 日本電気株式会社 第１図（α） 第２図（Ｑ） 第３図
ップチップ接続の実施例を示すもので、（ａ）は平面図
、（ｂ）は（ａ）のｂ□−ｂｊｊ線断面図（ｅ）は（ａ
） ｃＤＣｇ ｃｒ線断面図、第２図は本発明を接地
面の上下に設置されたストリップ線の接続に応用した実
施例を示すもので、（ａ）は平面図、（ｂ）は（ａ）の
す、−ｂ、ｊ線断面図、（ｃ）は（ａ）Ｏｃ、−ｃｉ線
断面図、第３図、第４図はフリップチップ接続の従来例
を示す斜視図、第５図は接続パッドの下に接地面を敷い
た場合の例を示す斜視図である。 １・・−接続パッド、２・・・信号のハンダバンブ、３
・・・接地面、４・・・絶縁体、５・・・カード基板、
６・・・接地面の上に設置したストリップ線、７・・・
接地面の抜けた所を通るストリップ線、８・・・チップ
基板、９・・・接地面に開いた開孔部、ｌＯ・・・接地
面の下に設置されたストリップ線 特許出願人 日本電気株式会社 第１図（α） 第２図（Ｑ） 第３図
Claims (1)
- （１）チップまたはカード上に配置された超伝導の回路
接続パッドの下部に、絶縁体を介して超伝導接地面を設
置してなる超伝導集積回路において、前記接続パッドの
直下の接地面に開孔部を形成し、前記絶縁体をはさんで
接続パッドの周辺部を前記接地面上に重合させたことを
特徴とする超伝導集積回路接続用パッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170220A JPH0673384B2 (ja) | 1984-08-15 | 1984-08-15 | 超伝導集積回路接続パッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170220A JPH0673384B2 (ja) | 1984-08-15 | 1984-08-15 | 超伝導集積回路接続パッド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6147677A true JPS6147677A (ja) | 1986-03-08 |
| JPH0673384B2 JPH0673384B2 (ja) | 1994-09-14 |
Family
ID=15900894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170220A Expired - Fee Related JPH0673384B2 (ja) | 1984-08-15 | 1984-08-15 | 超伝導集積回路接続パッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673384B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
| JP2021519459A (ja) * | 2018-03-26 | 2021-08-10 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 量子ビットシステムの寄生容量の低減 |
| JP2022126641A (ja) * | 2018-03-26 | 2022-08-30 | グーグル エルエルシー | 量子ビットシステムの寄生容量の低減 |
-
1984
- 1984-08-15 JP JP59170220A patent/JPH0673384B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
| JP2021519459A (ja) * | 2018-03-26 | 2021-08-10 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 量子ビットシステムの寄生容量の低減 |
| JP2022126641A (ja) * | 2018-03-26 | 2022-08-30 | グーグル エルエルシー | 量子ビットシステムの寄生容量の低減 |
| US11672188B2 (en) | 2018-03-26 | 2023-06-06 | Google Llc | Reducing parasitic capacitance in a qubit system |
| US12069969B2 (en) | 2018-03-26 | 2024-08-20 | Google Llc | Reducing parasitic capacitance in a qubit system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0673384B2 (ja) | 1994-09-14 |
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