JPH0714877A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0714877A JPH0714877A JP5166489A JP16648993A JPH0714877A JP H0714877 A JPH0714877 A JP H0714877A JP 5166489 A JP5166489 A JP 5166489A JP 16648993 A JP16648993 A JP 16648993A JP H0714877 A JPH0714877 A JP H0714877A
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- semiconductor device
- conductor plate
- electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- Junction Field-Effect Transistors (AREA)
- Microwave Amplifiers (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ボンディングワイヤを使用せず冷却効率を高
め、各電極が導体板または小型基板上の信号線路に直接
に接続され、通常の工程で製造できるＦＥＴを提供す
る。 【構成】導体板２に接続されたソース電極１S と入、出
力端子に接続されたゲート電極１G 、ドレイン電極１D
とを半導体チップ１と、該入、出力端子に１D 、１G を
接続するためのマイクロストリップ線路を装荷された小
型基板４が該導体板２に形成された陥没部の内部に実装
され、チップ１の各電極が下面に位置するよう基板４の
上に実装され、且つ、チップ１の電極１G 、１D が基板
４上の対応する該線路に、電極１S が該導体板２に、そ
れぞれ直接に接続されている。
め、各電極が導体板または小型基板上の信号線路に直接
に接続され、通常の工程で製造できるＦＥＴを提供す
る。 【構成】導体板２に接続されたソース電極１S と入、出
力端子に接続されたゲート電極１G 、ドレイン電極１D
とを半導体チップ１と、該入、出力端子に１D 、１G を
接続するためのマイクロストリップ線路を装荷された小
型基板４が該導体板２に形成された陥没部の内部に実装
され、チップ１の各電極が下面に位置するよう基板４の
上に実装され、且つ、チップ１の電極１G 、１D が基板
４上の対応する該線路に、電極１S が該導体板２に、そ
れぞれ直接に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
より詳細には、半導体基板上に形成された電界効果トラ
ンジスタ（以下、 "ＦＥＴ" と記載する）を含む半導体
装置の新規な構成に関する。
より詳細には、半導体基板上に形成された電界効果トラ
ンジスタ（以下、 "ＦＥＴ" と記載する）を含む半導体
装置の新規な構成に関する。
【０００２】
【従来の技術】特に、高出力型の化合物半導体ＦＥＴ
は、それ自体の寸法が大きい上に発熱量も大きく一般的
な集積回路とは異なるプロセスで単独でＦＥＴチップと
して製造される場合がある。従って、この種の素子を実
装する場合、入出力回路等の他の回路を装荷された小型
基板あるいはチップと併せてひとつのパッケージに封止
される。
は、それ自体の寸法が大きい上に発熱量も大きく一般的
な集積回路とは異なるプロセスで単独でＦＥＴチップと
して製造される場合がある。従って、この種の素子を実
装する場合、入出力回路等の他の回路を装荷された小型
基板あるいはチップと併せてひとつのパッケージに封止
される。
【０００３】図３は、上述のようなＦＥＴを含む従来の
半導体装置の典型的な構成を示す図である。
半導体装置の典型的な構成を示す図である。
【０００４】図３(a) に示すように、この半導体装置
は、ＦＥＴチップ１の機能面を上にして、チップの裏面
を導体板２に接着した上で、ボンディングワイヤ３を介
してソース電極１S を導体板２に接続して構成されてい
る。
は、ＦＥＴチップ１の機能面を上にして、チップの裏面
を導体板２に接着した上で、ボンディングワイヤ３を介
してソース電極１S を導体板２に接続して構成されてい
る。
【０００５】また、ＦＥＴチップ１に対して入力回路あ
るいは出力回路を接続して半導体装置を構成する場合、
図３(b) に示すように、ＦＥＴ１の近傍に、それぞれ入
力回路および出力回路を装荷した第１集積回路チップ４
ａ、第２集積回路チップ４ｂをそれぞれ実装し、ＦＥＴ
１のドレイン電極１D に対して第１集積回路チップ４ａ
を、ＦＥＴ１のゲート電極１G に対して第２集積回路チ
ップ４ｂを、それぞれボンディングワイヤ３により接続
する。
るいは出力回路を接続して半導体装置を構成する場合、
図３(b) に示すように、ＦＥＴ１の近傍に、それぞれ入
力回路および出力回路を装荷した第１集積回路チップ４
ａ、第２集積回路チップ４ｂをそれぞれ実装し、ＦＥＴ
１のドレイン電極１D に対して第１集積回路チップ４ａ
を、ＦＥＴ１のゲート電極１G に対して第２集積回路チ
ップ４ｂを、それぞれボンディングワイヤ３により接続
する。
【０００６】上述のように、高出力型のＦＥＴを利用し
た従来の半導体装置では、ＦＥＴと他の素子または回路
を接続するためにボンディングワイヤの使用が不可避で
あった。しかしながら、ボンディングワイヤは、その寄
生インダクタンスのためにＦＥＴの発振等の障害の原因
となる。また、ＦＥＴが形成されている半導体基板自体
は熱抵抗が大きいので、伝熱性に優れた導体板上に実装
した場合でもＦＥＴから導体板への熱伝導が悪く、結果
的にＦＥＴの温度が上昇しがちである。更に、入出力回
路等の他の回路と組み合わせて半導体装置を構成する場
合、ボンディングのためのスペースをとると全体として
の半導体装置の寸法が大きくなってしまうという問題が
ある。
た従来の半導体装置では、ＦＥＴと他の素子または回路
を接続するためにボンディングワイヤの使用が不可避で
あった。しかしながら、ボンディングワイヤは、その寄
生インダクタンスのためにＦＥＴの発振等の障害の原因
となる。また、ＦＥＴが形成されている半導体基板自体
は熱抵抗が大きいので、伝熱性に優れた導体板上に実装
した場合でもＦＥＴから導体板への熱伝導が悪く、結果
的にＦＥＴの温度が上昇しがちである。更に、入出力回
路等の他の回路と組み合わせて半導体装置を構成する場
合、ボンディングのためのスペースをとると全体として
の半導体装置の寸法が大きくなってしまうという問題が
ある。
【０００７】そこで、例えば特開平４−321240号公報に
は、ＦＥＴチップのソース電極だけを厚いフリップチッ
プボンディング用パッドとして、ＦＥＴチップを導体板
にフリップチップボンディングし、ゲート電極およびド
レイン電極は、ＦＥＴチップに形成されたヴィアホール
を介してＦＥＴチップの裏面に取り出す方式が提案され
ている。この方法では、ボンディングワイヤを全く使用
しないのでボンディングワイヤの寄生インダクタンスに
起因する問題は回避されているが、一方、ひとつのチッ
プに互いに高さの異なるパッドを形成するためにはＦＥ
Ｔチップの遺贈工程が増えること、ヴィアホール等の従
来のＦＥＴチップにはない工程を付加しなければならな
いこと等が問題となっており、実用的ではないと考えら
れる。
は、ＦＥＴチップのソース電極だけを厚いフリップチッ
プボンディング用パッドとして、ＦＥＴチップを導体板
にフリップチップボンディングし、ゲート電極およびド
レイン電極は、ＦＥＴチップに形成されたヴィアホール
を介してＦＥＴチップの裏面に取り出す方式が提案され
ている。この方法では、ボンディングワイヤを全く使用
しないのでボンディングワイヤの寄生インダクタンスに
起因する問題は回避されているが、一方、ひとつのチッ
プに互いに高さの異なるパッドを形成するためにはＦＥ
Ｔチップの遺贈工程が増えること、ヴィアホール等の従
来のＦＥＴチップにはない工程を付加しなければならな
いこと等が問題となっており、実用的ではないと考えら
れる。
【０００８】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決し、ボンディングワイヤの使用量を低
減し、ＦＥＴの冷却効率を高め、且つ、通常の工程で製
造できる新規な構成の半導体装置を提供することをその
目的としている。
術の問題点を解決し、ボンディングワイヤの使用量を低
減し、ＦＥＴの冷却効率を高め、且つ、通常の工程で製
造できる新規な構成の半導体装置を提供することをその
目的としている。
【０００９】
【課題を解決するための手段】本発明に従うと、導体板
に接続されたソース電極と入力端子または出力端子に接
続されたゲート電極およびドレイン電極とを装荷された
半導体チップと、該入力端子および出力端子に該ドレイ
ン電極およびゲート電極を接続するためのマイクロスト
リップ線路を装荷された小型基板とを備え、該小型基板
が、該導体板に形成された陥没部の内部に実装され、該
半導体チップの各電極が下面に位置するように該半導体
チップを該小型基板の上に実装され、且つ、該半導体チ
ップのゲート電極およびドレイン電極が該小型基板上の
対応するマイクロストリップ線路に、該半導体チップの
ソース電極が該導体板に、それぞれ直接に接続されてい
ることを特徴とする半導体装置が提供される。
に接続されたソース電極と入力端子または出力端子に接
続されたゲート電極およびドレイン電極とを装荷された
半導体チップと、該入力端子および出力端子に該ドレイ
ン電極およびゲート電極を接続するためのマイクロスト
リップ線路を装荷された小型基板とを備え、該小型基板
が、該導体板に形成された陥没部の内部に実装され、該
半導体チップの各電極が下面に位置するように該半導体
チップを該小型基板の上に実装され、且つ、該半導体チ
ップのゲート電極およびドレイン電極が該小型基板上の
対応するマイクロストリップ線路に、該半導体チップの
ソース電極が該導体板に、それぞれ直接に接続されてい
ることを特徴とする半導体装置が提供される。
【００１０】
【作用】本発明に係る半導体装置は、ボンディングワイ
ヤを使用することなく、ＦＥＴの各電極が導体板または
小型基板上の信号線路に直接に接続されている点に主要
な特徴がある。
ヤを使用することなく、ＦＥＴの各電極が導体板または
小型基板上の信号線路に直接に接続されている点に主要
な特徴がある。
【００１１】即ち、従来の半導体装置では、ＦＥＴのソ
ース電極と導体板あるいは他の集積回路チップとをボン
ディングワイヤを介して接続していた。このため、ボン
ディングワイヤの寄生インダクタンスが信号品質を劣化
させる一方で、熱伝導性に劣る半導体基板と細いボンデ
ィングワイヤとがＦＥＴから導体板への熱伝導を阻害し
ていた。
ース電極と導体板あるいは他の集積回路チップとをボン
ディングワイヤを介して接続していた。このため、ボン
ディングワイヤの寄生インダクタンスが信号品質を劣化
させる一方で、熱伝導性に劣る半導体基板と細いボンデ
ィングワイヤとがＦＥＴから導体板への熱伝導を阻害し
ていた。
【００１２】これに対して本発明に係る半導体装置で
は、導体板側に陥没部を形成して、具体的に後述するよ
うに、適切なパターンの配線を装荷した小型基板をこの
陥没部内に実装した状態でＦＥＴチップをフリップチッ
プボンディングにより装荷している。
は、導体板側に陥没部を形成して、具体的に後述するよ
うに、適切なパターンの配線を装荷した小型基板をこの
陥没部内に実装した状態でＦＥＴチップをフリップチッ
プボンディングにより装荷している。
【００１３】即ち、上述のような本発明に従う構成によ
れば、ＦＥＴチップの表面に形成されたソース電極と、
熱伝導性に優れた導体板とを直接に接続することができ
る。また、ゲート電極とドレイン電極も、それぞれ基板
上のパッドに直接接続することができるので、ボンディ
ングワイヤを全く使用することなく半導体装置を構成す
ることができる。
れば、ＦＥＴチップの表面に形成されたソース電極と、
熱伝導性に優れた導体板とを直接に接続することができ
る。また、ゲート電極とドレイン電極も、それぞれ基板
上のパッドに直接接続することができるので、ボンディ
ングワイヤを全く使用することなく半導体装置を構成す
ることができる。
【００１４】以下、実施例を挙げて本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１５】
【実施例】図１は、本発明に係る半導体装置の具体的な
構成例を示す断面図である。尚、同図において、図３と
共通の構成要素には同じ参照番号を付して詳細な説明を
省略している。
構成例を示す断面図である。尚、同図において、図３と
共通の構成要素には同じ参照番号を付して詳細な説明を
省略している。
【００１６】同図に示すように、この半導体装置は、陥
没部２ａを形成された導体板２に対して、小型基板４を
陥没部２ａ内に、ＦＥＴチップ１を導体板２の表面にそ
れぞれ装荷して構成されている。
没部２ａを形成された導体板２に対して、小型基板４を
陥没部２ａ内に、ＦＥＴチップ１を導体板２の表面にそ
れぞれ装荷して構成されている。
【００１７】ここで、陥没部２ａの深さは、小型基板４
の厚さに実質的に等しい。従って、小型基板４を装荷し
た状態では、導体板２の表面と小型基板４の表面とは同
じ平面上に配列された状態となる。
の厚さに実質的に等しい。従って、小型基板４を装荷し
た状態では、導体板２の表面と小型基板４の表面とは同
じ平面上に配列された状態となる。
【００１８】このような導体板２および小型基板４に対
して、ＦＥＴチップ１は、ＦＥＴの各端子の装荷された
面が下になるように、即ち、小型基板４の表面に形成さ
れた配線パターンとＦＥＴの各端子とが対面するよう
に、導体板２および小型基板４上に装荷される。このと
き、ＦＥＴチップ１のソース電極１S は、導体板２に対
して直接に接続される。一方、ＦＥＴチップ１のゲート
電極１G およびドレイン電極１D はそれぞれ小型基板４
上の対応するパッドに直接に接続される。
して、ＦＥＴチップ１は、ＦＥＴの各端子の装荷された
面が下になるように、即ち、小型基板４の表面に形成さ
れた配線パターンとＦＥＴの各端子とが対面するよう
に、導体板２および小型基板４上に装荷される。このと
き、ＦＥＴチップ１のソース電極１S は、導体板２に対
して直接に接続される。一方、ＦＥＴチップ１のゲート
電極１G およびドレイン電極１D はそれぞれ小型基板４
上の対応するパッドに直接に接続される。
【００１９】以上のように構成された半導体装置では、
ボンディングワイヤを全く使用していないので、前述し
たようなボンディングワイヤの寄生インダクタンスに起
因する信号劣化の恐れはない。また、ＦＥＴのソース電
極１S と導体板２とが直接に接続されているので、ＦＥ
Ｔチップ１で発生した熱は効率良く導体板２に伝播され
る。更に、小型基板４とＦＥＴチップ１とが積層して配
置されているので、導体板２上での専有面積が小さく、
半導体装置全体を小型化することができる。
ボンディングワイヤを全く使用していないので、前述し
たようなボンディングワイヤの寄生インダクタンスに起
因する信号劣化の恐れはない。また、ＦＥＴのソース電
極１S と導体板２とが直接に接続されているので、ＦＥ
Ｔチップ１で発生した熱は効率良く導体板２に伝播され
る。更に、小型基板４とＦＥＴチップ１とが積層して配
置されているので、導体板２上での専有面積が小さく、
半導体装置全体を小型化することができる。
【００２０】図２は、図１に示した半導体装置の構成を
構成要素毎に示す図である。尚、図１と共通の構成要素
には共通の参照符号を付している。
構成要素毎に示す図である。尚、図１と共通の構成要素
には共通の参照符号を付している。
【００２１】図２(a) に示すように、図１で使用されて
いるＦＥＴチップ１は、ソース電極１S 、ドレイン電極
１D およびゲート電極１G がいずれも半導体チップの同
じ面に形成されている。
いるＦＥＴチップ１は、ソース電極１S 、ドレイン電極
１D およびゲート電極１G がいずれも半導体チップの同
じ面に形成されている。
【００２２】また、図２(b) に示すように、小型基板４
は、その表面に装荷された１対のマイクロストリップ線
路41、42を備えている。このマイクロストリップ線路の
外側の端部は、この半導体装置を外部に対して接続する
場合のパッドを構成している。一方、マイクロストリッ
プ線路の内側の端部は、図２(a) に示したＦＥＴチップ
のドレイン端子１D およびゲート端子１G と接続するた
めのパッドを構成している。
は、その表面に装荷された１対のマイクロストリップ線
路41、42を備えている。このマイクロストリップ線路の
外側の端部は、この半導体装置を外部に対して接続する
場合のパッドを構成している。一方、マイクロストリッ
プ線路の内側の端部は、図２(a) に示したＦＥＴチップ
のドレイン端子１D およびゲート端子１G と接続するた
めのパッドを構成している。
【００２３】以上のように構成された各構成要素は、既
に図１について説明した通り、互いに積層して半導体装
置を構成する。図２(c) には、図１に示した構成の半導
体装置を上方から見た状態を示す。
に図１について説明した通り、互いに積層して半導体装
置を構成する。図２(c) には、図１に示した構成の半導
体装置を上方から見た状態を示す。
【００２４】同図に示すように、導体板２の陥没部内に
装荷された図中で縦長の小型基板４に対して、図中で横
長のＦＥＴチップ１が装荷されている。従って、ＦＥＴ
チップ１の両端に位置するソース電極１S （図１および
図２(a) 参照）は、導体板２の表面に直接対面する。一
方、ＦＥＴチップ１の中央寄りに位置するドレイン電極
１D およびゲート電極１G （図１および図２(a) 参照）
は、小型基板４上のマイクロストリップ線路41、42に対
面する。
装荷された図中で縦長の小型基板４に対して、図中で横
長のＦＥＴチップ１が装荷されている。従って、ＦＥＴ
チップ１の両端に位置するソース電極１S （図１および
図２(a) 参照）は、導体板２の表面に直接対面する。一
方、ＦＥＴチップ１の中央寄りに位置するドレイン電極
１D およびゲート電極１G （図１および図２(a) 参照）
は、小型基板４上のマイクロストリップ線路41、42に対
面する。
【００２５】
【発明の効果】以上説明したように、本発明に従うと、
ＦＥＴを含む半導体装置を、ボンディングワイヤを全く
使用せずに構成することができる。従って、ボンディン
グワイヤの寄生インダクタンスに起因する信号劣化等の
問題が生じない。
ＦＥＴを含む半導体装置を、ボンディングワイヤを全く
使用せずに構成することができる。従って、ボンディン
グワイヤの寄生インダクタンスに起因する信号劣化等の
問題が生じない。
【００２６】また、本発明に係る半導体装置では、ＦＥ
Ｔチップと小型基板とが積層して実装されているのでチ
ップの専有する面積が小さく、半導体装置の小型化に有
利である。
Ｔチップと小型基板とが積層して実装されているのでチ
ップの専有する面積が小さく、半導体装置の小型化に有
利である。
【００２７】更に、ＦＥＴチップのソース電極と導体板
とを直接に接続することができるので、ＦＥＴチップで
発生した熱の放散にも有利である。
とを直接に接続することができるので、ＦＥＴチップで
発生した熱の放散にも有利である。
【００２８】以上のような数々の特徴を有する本発明に
係る半導体装置は、高出力な素子を使用しなければなら
ない電波送信用等の半導体装置として有利に使用するこ
とができる。
係る半導体装置は、高出力な素子を使用しなければなら
ない電波送信用等の半導体装置として有利に使用するこ
とができる。
【図１】本発明に係る半導体装置の構成を模式的に示す
断面図である。
断面図である。
【図２】図１に示す半導体装置を構成要素毎に示す図で
ある。
ある。
【図３】ＦＥＴチップを使用した従来の半導体装置の典
型的な構成を示す図である。
型的な構成を示す図である。
１・・・ＦＥＴチップ、 １S ・・ソース電極、 １D ・・ドレイン電極、 １G ・・ゲート電極、 ２・・・導体板、 ２ａ・・陥没部、 ３・・・ボンディングワイヤ、 ４・・・小型基板、 ４ａ、４ｂ・・集積回路チップ、 41、42・・マイクロストリップ線路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/60 8522−5Ｊ
Claims (1)
- 【請求項１】導体板に接続されたソース電極と入力端子
または出力端子に接続されたゲート電極およびドレイン
電極とを装荷された半導体チップと、該入力端子および
出力端子に該ドレイン電極およびゲート電極を接続する
ためのマイクロストリップ線路を装荷された小型基板と
を備え、 該小型基板が、該導体板に形成された陥没部の内部に実
装され、該半導体チップの各電極が下面に位置するよう
に該半導体チップを該小型基板の上に実装され、且つ、
該半導体チップのゲート電極およびドレイン電極が該小
型基板上の対応するマイクロストリップ線路に、該半導
体チップのソース電極が該導体板に、それぞれ直接に接
続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166489A JPH0714877A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166489A JPH0714877A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714877A true JPH0714877A (ja) | 1995-01-17 |
Family
ID=15832337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166489A Withdrawn JPH0714877A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
-
1993
- 1993-06-11 JP JP5166489A patent/JPH0714877A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
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