JPH04256352A - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置Info
- Publication number
- JPH04256352A JPH04256352A JP3017809A JP1780991A JPH04256352A JP H04256352 A JPH04256352 A JP H04256352A JP 3017809 A JP3017809 A JP 3017809A JP 1780991 A JP1780991 A JP 1780991A JP H04256352 A JPH04256352 A JP H04256352A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lsi
- circuit board
- chip
- lsi chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 10
- 239000010931 gold Substances 0.000 abstract description 10
- 229910052737 gold Inorganic materials 0.000 abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップ型半導体
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来のマルチチップ型半導体装置は、図
４に示すように、絶縁基板１の上に実装しようとするＬ
ＳＩチップのパッド位置に合わせて配置したリード２を
有する回路基板上にリード２の先端とＬＳＩチップ３，
４，５のパッドとを接合して、複数個のＬＳＩチップを
接続していた。
４に示すように、絶縁基板１の上に実装しようとするＬ
ＳＩチップのパッド位置に合わせて配置したリード２を
有する回路基板上にリード２の先端とＬＳＩチップ３，
４，５のパッドとを接合して、複数個のＬＳＩチップを
接続していた。
【０００３】又、リード２のかわりに、ボンディングワ
イヤーを用いて、回路基板上のプリントパターンと、Ｌ
ＳＩチップのパッドとを接続する構造を有しているもの
もある。
イヤーを用いて、回路基板上のプリントパターンと、Ｌ
ＳＩチップのパッドとを接続する構造を有しているもの
もある。
【０００４】
【発明が解決しようとする課題】この従来のマルチチッ
プ型半導体装置は、ＬＳＩチップ相互間の配線が、リー
ドを介して行なわれる為、ＬＳＩチップ間の信号線にリ
ードのインダクタンスやリードと基板との寄生容量が付
加され、高周波特性を向上させることが困難であった。
プ型半導体装置は、ＬＳＩチップ相互間の配線が、リー
ドを介して行なわれる為、ＬＳＩチップ間の信号線にリ
ードのインダクタンスやリードと基板との寄生容量が付
加され、高周波特性を向上させることが困難であった。
【０００５】又、ＬＳＩチップ間の配線の占める面積が
大きく、実装の高密度化を妨げるという問題点があった
。
大きく、実装の高密度化を妨げるという問題点があった
。
【０００６】
【課題を解決するための手段】本発明のマルチチップ型
半導体装置は、絶縁基板上に配置したリードを有する回
路基板と、前記回路基板の下面側より前記リードに接続
して取付けた第１のＬＳＩチップと、前記回路基板の上
面側より前記リードに接続し且つ前記第１のＬＳＩチッ
プとバンプを介して直接に接続して取付けた第２のＬＳ
Ｉチップとを有する。
半導体装置は、絶縁基板上に配置したリードを有する回
路基板と、前記回路基板の下面側より前記リードに接続
して取付けた第１のＬＳＩチップと、前記回路基板の上
面側より前記リードに接続し且つ前記第１のＬＳＩチッ
プとバンプを介して直接に接続して取付けた第２のＬＳ
Ｉチップとを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ），（ｂ）は、本発明の第１の実
施例を示す平面図及びＡ−Ａ′線断面図である。
施例を示す平面図及びＡ−Ａ′線断面図である。
【０００９】図１（ａ），（ｂ）に示すように、ポリイ
ミド樹脂の絶縁基板１の上面に実装しようとするＬＳＩ
チップのパッドの位置に整合して配置したリード２を有
する回路基板の下面側よりＬＳＩチップ３，５のパッド
上に設けた金バンプ６をリード２に接続してＬＳＩチッ
プ３，５を取付け、回路基板の上面側にＬＳＩチップ４
の金バンプをリード２に接続すると同時にＬＳＩチップ
３，５の金バンプ７にＬＳＩチップ４の金バンプを直接
接続してＬＳＩチップ４を取付ける。
ミド樹脂の絶縁基板１の上面に実装しようとするＬＳＩ
チップのパッドの位置に整合して配置したリード２を有
する回路基板の下面側よりＬＳＩチップ３，５のパッド
上に設けた金バンプ６をリード２に接続してＬＳＩチッ
プ３，５を取付け、回路基板の上面側にＬＳＩチップ４
の金バンプをリード２に接続すると同時にＬＳＩチップ
３，５の金バンプ７にＬＳＩチップ４の金バンプを直接
接続してＬＳＩチップ４を取付ける。
【００１０】一般に、通信分野等では、信号処理回路を
それぞれの扱う周波数領域に分けてＬＳＩ化し、複数個
のＬＳＩチップを組み合せて１つのモジュールを構成す
ることがある。
それぞれの扱う周波数領域に分けてＬＳＩ化し、複数個
のＬＳＩチップを組み合せて１つのモジュールを構成す
ることがある。
【００１１】図２は本発明の第１の実施例の応用例を示
すブロック図である。
すブロック図である。
【００１２】図２に示すように、入力端９より入力され
た低周波信号はＬＳＩチップ３で構成された低周波回路
１０を経て金バンプ７の接続端１１を介してＬＳＩチッ
プ４で構成された高周波回路１２に入力され、高周波回
路１２の出力は金バンプ７の接続端１３を介してＬＳＩ
チップ５で構成された低周波回路１４を経て低周波出力
信号を出力端１５に出力する。
た低周波信号はＬＳＩチップ３で構成された低周波回路
１０を経て金バンプ７の接続端１１を介してＬＳＩチッ
プ４で構成された高周波回路１２に入力され、高周波回
路１２の出力は金バンプ７の接続端１３を介してＬＳＩ
チップ５で構成された低周波回路１４を経て低周波出力
信号を出力端１５に出力する。
【００１３】本実施例を用いれば、直接ＬＳＩチップ間
を接続するので、リードによるインダクタンスや、寄生
容量を大幅に低減させて高周波特性を向上できる。
を接続するので、リードによるインダクタンスや、寄生
容量を大幅に低減させて高周波特性を向上できる。
【００１４】また、本実施例を用いればＬＳＩチップ間
のリード面積が不要となるので、たとえば従来技術での
実装基板寸法１２ｃｍ×５ｃｍが８．６ｃｍ×５ｃｍと
なり、実装面積は６０ｃｍ２ から４３ｃｍ２ へと７
２％に小さくすることができる。
のリード面積が不要となるので、たとえば従来技術での
実装基板寸法１２ｃｍ×５ｃｍが８．６ｃｍ×５ｃｍと
なり、実装面積は６０ｃｍ２ から４３ｃｍ２ へと７
２％に小さくすることができる。
【００１５】図３（ａ）〜（ｃ）は本発明の第２の実施
例を示す平面図及びＢ−Ｂ′線断面図及びＣ−Ｃ′線断
面図である。
例を示す平面図及びＢ−Ｂ′線断面図及びＣ−Ｃ′線断
面図である。
【００１６】図３（ａ）〜（ｃ）に示すように、四隅を
カットして十字形にしたＬＳＩチップ１８〜２３を設け
、回路基板のリード２に互い違いにＬＳＩチップを接続
することにより、実装ＬＳＩチップ数を更に増やし、実
装密度を向上した以外は第１の実施例と同様の構成を有
している。なお、ＬＳＩチップは四隅を斜めに切落した
形状でも良い。
カットして十字形にしたＬＳＩチップ１８〜２３を設け
、回路基板のリード２に互い違いにＬＳＩチップを接続
することにより、実装ＬＳＩチップ数を更に増やし、実
装密度を向上した以外は第１の実施例と同様の構成を有
している。なお、ＬＳＩチップは四隅を斜めに切落した
形状でも良い。
【００１７】
【発明の効果】以上説明したように本発明は、ＬＳＩチ
ップ間の信号線の接続にリードを用いずに、直接ＬＳＩ
チップのパッド同志を接続することにより、リードのイ
ンダクタンスや、寄生容量を低減して高周波特性を向上
させたマルチチップモジュールが実現できるという効果
を有する。また、ＬＳＩチップ間のリード面積が不要と
なることで、実装基板の面積を小さくすることができる
という効果を有する。
ップ間の信号線の接続にリードを用いずに、直接ＬＳＩ
チップのパッド同志を接続することにより、リードのイ
ンダクタンスや、寄生容量を低減して高周波特性を向上
させたマルチチップモジュールが実現できるという効果
を有する。また、ＬＳＩチップ間のリード面積が不要と
なることで、実装基板の面積を小さくすることができる
という効果を有する。
【図１】本発明の第１の実施例を示す平面図及びＡ−Ａ
′線断面図である。
′線断面図である。
【図２】第１の実施例の応用例を示すブロック図である
。
。
【図３】本発明の第２の実施例を示す平面図及びＢ−Ｂ
′線断面図及びＣ−Ｃ′線断面図である。
′線断面図及びＣ−Ｃ′線断面図である。
【図４】従来のマルチチップ型半導体装置の一例を示す
平面図である。
平面図である。
１ 絶縁基板
２ リード
３，４，５，１８，１９，２０，２１，２２，２３
ＬＳＩチップ ６，７ 金バンプ ９ 入力端 １０，１４ 低周波回路 １１，１３ 接続端 １２ 高周波回路 １５ 出力端
ＬＳＩチップ ６，７ 金バンプ ９ 入力端 １０，１４ 低周波回路 １１，１３ 接続端 １２ 高周波回路 １５ 出力端
Claims (2)
- 【請求項１】 絶縁基板上に配置したリードを有する
回路基板と、前記回路基板の下面側より前記リードに接
続して取付けた第１のＬＳＩチップと、前記回路基板の
上面側より前記リードに接続し且つ前記第１のＬＳＩチ
ップとバンプを介して直接に接続して取付けた第２のＬ
ＳＩチップとを有すること特徴とするマルチチップ型半
導体装置。 - 【請求項２】 ＬＳＩチップが四隅を切落した十字形
を有する請求項１のマルチチップ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017809A JPH04256352A (ja) | 1991-02-08 | 1991-02-08 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017809A JPH04256352A (ja) | 1991-02-08 | 1991-02-08 | マルチチップ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256352A true JPH04256352A (ja) | 1992-09-11 |
Family
ID=11954058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017809A Pending JPH04256352A (ja) | 1991-02-08 | 1991-02-08 | マルチチップ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7814454B2 (en) | 2007-06-28 | 2010-10-12 | International Business Machines Corporation | Selectable device options for characterizing semiconductor devices |
-
1991
- 1991-02-08 JP JP3017809A patent/JPH04256352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7814454B2 (en) | 2007-06-28 | 2010-10-12 | International Business Machines Corporation | Selectable device options for characterizing semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6418029B1 (en) | Interconnect system having vertically mounted passive components on an underside of a substrate | |
| US5834832A (en) | Packing structure of semiconductor packages | |
| US6787901B2 (en) | Stacked dies utilizing cross connection bonding wire | |
| EP0782191A2 (en) | Multi-level stacked integrated-circuit-chip assembly | |
| JPH1012667A (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| JPH1092972A (ja) | 集積回路用パッケージ | |
| US6340839B1 (en) | Hybrid integrated circuit | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| JP2001156251A (ja) | 半導体装置 | |
| US20050104184A1 (en) | Semiconductor chip package and method | |
| WO1996004682A1 (en) | Electronic circuit package | |
| JPH04256352A (ja) | マルチチップ型半導体装置 | |
| JP2674553B2 (ja) | 半導体装置 | |
| JP2942363B2 (ja) | 半導体集積回路装置 | |
| KR200295665Y1 (ko) | 적층형반도체패키지 | |
| JPH0462457B2 (ja) | ||
| JP2913858B2 (ja) | 混成集積回路 | |
| JPH05259374A (ja) | 高密度実装配線基板およびその高密度実装方法 | |
| JP3436595B2 (ja) | 半導体装置 | |
| US6459157B1 (en) | Semiconductor device and double-sided multi-chip package | |
| JP3101000B2 (ja) | 接合用バンプ形成方法 | |
| JPH04283939A (ja) | フリップチップ型半導体装置 | |
| JPH09232505A (ja) | マルチチップモジュールの製造方法及びマルチチップモジュール | |
| JP2502994Y2 (ja) | 半導体集積回路装置 | |
| JPH04102366A (ja) | ２チップ回路の実装構造 |