JP3420913B2 - 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス - Google Patents
半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイスInfo
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップまた
は半導体集積回路チップ（以下、本明細書ではこれらを
包括的に半導体チップと称する）を実装するための半導
体チップ実装用回路基板、該回路基板を含み半導体チッ
プを収納するためのパッケージ、及び、半導体チップを
パッケージに収納した半導体デバイス、特に、１GHz 以
上３００GHz まで（マイクロ波・ミリ波帯）の周波数に
おいて動作する半導体チップに適した回路基板、パッケ
ージ、及び半導体デバイスに関する。
は半導体集積回路チップ（以下、本明細書ではこれらを
包括的に半導体チップと称する）を実装するための半導
体チップ実装用回路基板、該回路基板を含み半導体チッ
プを収納するためのパッケージ、及び、半導体チップを
パッケージに収納した半導体デバイス、特に、１GHz 以
上３００GHz まで（マイクロ波・ミリ波帯）の周波数に
おいて動作する半導体チップに適した回路基板、パッケ
ージ、及び半導体デバイスに関する。
【０００２】
【従来の技術】従来、ミリ波帯のような超高周波帯で動
作する半導体デバイスについては、以下に述べるよう
に、高周波接地が困難であること、高周波信号を通すこ
とができる線路インピーダンスの実現が困難であること
等から、チップをパッケージに収納した形態とすること
が困難であり、ベアチップを直接金属のブロック又は板
の上に実装する形態をとらざるを得なかった。したがっ
て、装置全体が組み上がるまでは外部環境からの保護が
完全でなく、また、装置全体の小型化が困難であるとい
う問題があった。
作する半導体デバイスについては、以下に述べるよう
に、高周波接地が困難であること、高周波信号を通すこ
とができる線路インピーダンスの実現が困難であること
等から、チップをパッケージに収納した形態とすること
が困難であり、ベアチップを直接金属のブロック又は板
の上に実装する形態をとらざるを得なかった。したがっ
て、装置全体が組み上がるまでは外部環境からの保護が
完全でなく、また、装置全体の小型化が困難であるとい
う問題があった。
【０００３】例えば、特開平７−２６３５９号公報に
は、チップ部品を搭載しメタルキャップで密封されたセ
ラミック基板表面の導体線路と外部回路と接続されるセ
ラミック基板裏面の導体線路とを、スルーホールで接続
したマイクロ波パッケージが開示されている。このマイ
クロ波パッケージにおいては、セラミック基板の表面に
搭載された半導体チップの接地はセラミック基板を貫通
するスルーホールを介して行なう他はない。したがっ
て、波長１〜１０mmのミリ波帯では、セラミック基板の
厚みに相当する長さのスルーホールによるインダクタン
スのために半導体チップの良好な高周波接地がとれない
という問題がある。
は、チップ部品を搭載しメタルキャップで密封されたセ
ラミック基板表面の導体線路と外部回路と接続されるセ
ラミック基板裏面の導体線路とを、スルーホールで接続
したマイクロ波パッケージが開示されている。このマイ
クロ波パッケージにおいては、セラミック基板の表面に
搭載された半導体チップの接地はセラミック基板を貫通
するスルーホールを介して行なう他はない。したがっ
て、波長１〜１０mmのミリ波帯では、セラミック基板の
厚みに相当する長さのスルーホールによるインダクタン
スのために半導体チップの良好な高周波接地がとれない
という問題がある。
【０００４】１９９５年電子情報通信学会総合大会Ｃ−
１６４には、半導体チップをパッケージボディに直接実
装することによって良好な接地を実現する手法が提案さ
れている。しかし、半導体チップの端子の配線のための
セラミック基板と半導体チップとを別々にパッケージボ
ディに実装することになるため、実装の工数が増えると
ともに、セラミック基板と半導体チップとの相互の位置
を精度良く合わせなければならないなどの問題がある。
１６４には、半導体チップをパッケージボディに直接実
装することによって良好な接地を実現する手法が提案さ
れている。しかし、半導体チップの端子の配線のための
セラミック基板と半導体チップとを別々にパッケージボ
ディに実装することになるため、実装の工数が増えると
ともに、セラミック基板と半導体チップとの相互の位置
を精度良く合わせなければならないなどの問題がある。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、ミリ波帯のような超高周波帯においても使用可能
な半導体チップ実装用回路基板、パッケージ及び半導体
デバイスを提供することにある。
的は、ミリ波帯のような超高周波帯においても使用可能
な半導体チップ実装用回路基板、パッケージ及び半導体
デバイスを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、誘電体
シートと、該誘電体シートの第１の面に設けられた第１
の接地導体と、誘電体シートの第１の面の反対の第２の
面に設けられた第１の導体線路と、該第２の面に設けら
れ、該第１の導体線路とともにコプレーナ線路を形成す
る第２の接地導体と、該コプレーナ線路に沿って延伸し
て設けられ、誘電体シートを貫通して第１及び第２の接
地導体を互いに接続する延伸したヴィアホールと、該第
１の導体線路を外部回路と接続するための外部回路接続
手段とを具備する高周波半導体チップ実装用回路基板が
提供される。
シートと、該誘電体シートの第１の面に設けられた第１
の接地導体と、誘電体シートの第１の面の反対の第２の
面に設けられた第１の導体線路と、該第２の面に設けら
れ、該第１の導体線路とともにコプレーナ線路を形成す
る第２の接地導体と、該コプレーナ線路に沿って延伸し
て設けられ、誘電体シートを貫通して第１及び第２の接
地導体を互いに接続する延伸したヴィアホールと、該第
１の導体線路を外部回路と接続するための外部回路接続
手段とを具備する高周波半導体チップ実装用回路基板が
提供される。
【０００７】本発明によれば、誘電体シートと、該誘電
体シートの第１の面に設けられた第１の接地導体と、誘
電体シートの第１の面の反対の第２の面に設けられた第
１の導体線路と、該第２の面に設けられ、該第１の導体
線路とともにコプレーナ線路を形成する第２の接地導体
と、該コプレーナ線路に沿って延伸して設けられ、誘電
体シートを貫通して第１及び第２の接地導体を互いに接
続する延伸したヴィアホールと、該第１の導体線路を外
部回路と接続するための外部回路接続手段と、該誘電体
シート及び第１の接地導体とともに密封空間を形成する
導体キャップとを具備する高周波半導体チップ収納用パ
ッケージもまた提供される。
体シートの第１の面に設けられた第１の接地導体と、誘
電体シートの第１の面の反対の第２の面に設けられた第
１の導体線路と、該第２の面に設けられ、該第１の導体
線路とともにコプレーナ線路を形成する第２の接地導体
と、該コプレーナ線路に沿って延伸して設けられ、誘電
体シートを貫通して第１及び第２の接地導体を互いに接
続する延伸したヴィアホールと、該第１の導体線路を外
部回路と接続するための外部回路接続手段と、該誘電体
シート及び第１の接地導体とともに密封空間を形成する
導体キャップとを具備する高周波半導体チップ収納用パ
ッケージもまた提供される。
【０００８】本発明によれば、貫通開口を有する誘電体
シートと、該誘電体シートの第１の面に設けられ、その
一部が該貫通開口を塞ぐ第１の接地導体と、該貫通開口
内で該第１の接地導体上に実装された半導体チップと、
誘電体シートの第１の面の反対の第２の面に設けられた
第１の導体線路と、該第２の面に設けられ、該第１の導
体線路とともにコプレーナ線路を形成する第２の接地導
体と、該コプレーナ線路に沿って延伸して設けられ、誘
電体シートを貫通して第１及び第２の接地導体を互いに
接続する延伸したヴィアホールと、該第１の導体線路を
外部回路と接続するための外部回路接続手段と、該誘電
体シート及び第１の接地導体とともに密封空間を形成す
る導体キャップとを具備する高周波半導体デバイスもま
た提供される。
シートと、該誘電体シートの第１の面に設けられ、その
一部が該貫通開口を塞ぐ第１の接地導体と、該貫通開口
内で該第１の接地導体上に実装された半導体チップと、
誘電体シートの第１の面の反対の第２の面に設けられた
第１の導体線路と、該第２の面に設けられ、該第１の導
体線路とともにコプレーナ線路を形成する第２の接地導
体と、該コプレーナ線路に沿って延伸して設けられ、誘
電体シートを貫通して第１及び第２の接地導体を互いに
接続する延伸したヴィアホールと、該第１の導体線路を
外部回路と接続するための外部回路接続手段と、該誘電
体シート及び第１の接地導体とともに密封空間を形成す
る導体キャップとを具備する高周波半導体デバイスもま
た提供される。
【０００９】本発明によれば、複数の第１の貫通開口と
該複数の第１の貫通開口の少なくとも２つの間を通って
延伸する第２の貫通開口とを有する誘電体シートと、該
誘電体シートの一方の面に設けられその一部が該第１及
び第２の貫通開口を塞ぐ接地パターンと、該誘電体シー
トの複数の第１の貫通開口内で該接地パターン上にそれ
ぞれ実装された複数の半導体チップと、該誘電体シート
の第２の貫通開口内で該接地パターンに接続された遮蔽
板とを具備する高周波半導体デバイスもまた提供され
る。
該複数の第１の貫通開口の少なくとも２つの間を通って
延伸する第２の貫通開口とを有する誘電体シートと、該
誘電体シートの一方の面に設けられその一部が該第１及
び第２の貫通開口を塞ぐ接地パターンと、該誘電体シー
トの複数の第１の貫通開口内で該接地パターン上にそれ
ぞれ実装された複数の半導体チップと、該誘電体シート
の第２の貫通開口内で該接地パターンに接続された遮蔽
板とを具備する高周波半導体デバイスもまた提供され
る。
【００１０】
【発明の実施の形態】図１は本発明に係る半導体チップ
実装用回路基板に半導体チップを搭載した状態を示す。
図１の回路基板は、誘電体層１０、表面導体層１２、及
び裏面導体層１４からなる。誘電体層１０の材料として
は、ミリ波における損失が小さく、厚さ１００μｍ以下
のシートへの加工が可能であり、ワイヤボンディングの
際の熱に耐えうるものが用いられる。好ましくは誘電体
層として、厚さ２５〜７５μｍ、比誘電率３．０〜３．
５のポリイミドが用いられる。導体層１２，１４の材料
としては、好ましくは銅が用いられ、必要部をめっきに
より付加するアディティブ法または不要部を溶解して除
去するサブトラクティブ法にて必要とするパターンが形
成される。仕上げめっきとしては、銅表面の酸化を防止
したり、ワイヤボンディングを可能にするため、金また
はニッケル下地金めっきが施される。
実装用回路基板に半導体チップを搭載した状態を示す。
図１の回路基板は、誘電体層１０、表面導体層１２、及
び裏面導体層１４からなる。誘電体層１０の材料として
は、ミリ波における損失が小さく、厚さ１００μｍ以下
のシートへの加工が可能であり、ワイヤボンディングの
際の熱に耐えうるものが用いられる。好ましくは誘電体
層として、厚さ２５〜７５μｍ、比誘電率３．０〜３．
５のポリイミドが用いられる。導体層１２，１４の材料
としては、好ましくは銅が用いられ、必要部をめっきに
より付加するアディティブ法または不要部を溶解して除
去するサブトラクティブ法にて必要とするパターンが形
成される。仕上げめっきとしては、銅表面の酸化を防止
したり、ワイヤボンディングを可能にするため、金また
はニッケル下地金めっきが施される。
【００１１】誘電体層１０の中央には貫通開口１６が設
けられる。図２の一部切り欠き斜視図に示すように、貫
通開口１６は裏面導体層１４の一部である裏面の接地導
体２０で塞がれ、半導体チップ１８を搭載するときは上
方から接地導体２０の上に半導体チップ１８が搭載され
る。半導体チップ１８の底面は接地導体２０にＡｕ−Ｓ
ｎ合金またはＡｇペースト等で直接接地され、固定され
る。半導体チップ１８の端子は表面導体層１２の一部で
ある表面配線２２の一端にＡｕワイヤまたはリボン２４
で接続される。表面配線２２の他端は、断面が台形状の
ヴィアホール２６で裏面配線２８の一端に接続される。
裏面配線２８の他端はアウターリード２９として誘電体
層１０の外側に突出している。表面配線３０，３２，３
４及びアウターリード３６，３８，４０（図１）につい
ても同様にヴィアホール２６でそれぞれ相互に接続され
る。
けられる。図２の一部切り欠き斜視図に示すように、貫
通開口１６は裏面導体層１４の一部である裏面の接地導
体２０で塞がれ、半導体チップ１８を搭載するときは上
方から接地導体２０の上に半導体チップ１８が搭載され
る。半導体チップ１８の底面は接地導体２０にＡｕ−Ｓ
ｎ合金またはＡｇペースト等で直接接地され、固定され
る。半導体チップ１８の端子は表面導体層１２の一部で
ある表面配線２２の一端にＡｕワイヤまたはリボン２４
で接続される。表面配線２２の他端は、断面が台形状の
ヴィアホール２６で裏面配線２８の一端に接続される。
裏面配線２８の他端はアウターリード２９として誘電体
層１０の外側に突出している。表面配線３０，３２，３
４及びアウターリード３６，３８，４０（図１）につい
ても同様にヴィアホール２６でそれぞれ相互に接続され
る。
【００１２】図２に示すようにヴィアホール２６の断面
形状を台形とし、その大きさを配線の幅と同程度とする
ことによって、この部分における線路インピーダンスの
変化を抑えてミリ波の通過を可能としている。ヴィアホ
ール２６は表面導体層１２のパターンを形成した後、誘
電体層１０の一部を化学的エッチング法またはレーザ加
工で除去し、除去部に裏面配線を形成することで作製す
る。
形状を台形とし、その大きさを配線の幅と同程度とする
ことによって、この部分における線路インピーダンスの
変化を抑えてミリ波の通過を可能としている。ヴィアホ
ール２６は表面導体層１２のパターンを形成した後、誘
電体層１０の一部を化学的エッチング法またはレーザ加
工で除去し、除去部に裏面配線を形成することで作製す
る。
【００１３】本発明では表面配線２２，３０，３２，３
４及び裏面配線２８には図１及び図２に示すように、グ
ランド付コプレーナ線路が採用されているが、本発明の
ポリイミドフィルム等の誘電体シートを基板とするフィ
ルム回路基板の利点を示すために、マイクロストリップ
ラインの場合の計算結果を示す。例えば、５０μｍ厚
み、比誘電率３．２のポリイミドを誘電体層とし、厚み
５μｍの銅を導体層としてマイクロストリップライン構
造を形成した場合には、配線幅を１２０μｍとする事で
特性インピーダンス５０Ωの信号線を形成する事ができ
る。一方、厚み０．２mm、比誘電率９のセラミックを誘
電体層とし、厚み５μｍの銅を導体層とした場合に、５
０Ωの信号線をマイクロストリップ構造で形成するため
には、配線幅を２５０μｍとする必要がある。従って、
フィルム回路基板を用いることで、従来のセラミック回
路基板に比べて、回路面積を小さくすることが出来ると
ともに、信号の伝播距離を短くすることも可能となる。
さらに、信号の伝播速度は比誘電率の１／２乗の逆数に
比例するため、フィルム回路基板を用いる事で信号伝播
速度も上げる事ができる。
４及び裏面配線２８には図１及び図２に示すように、グ
ランド付コプレーナ線路が採用されているが、本発明の
ポリイミドフィルム等の誘電体シートを基板とするフィ
ルム回路基板の利点を示すために、マイクロストリップ
ラインの場合の計算結果を示す。例えば、５０μｍ厚
み、比誘電率３．２のポリイミドを誘電体層とし、厚み
５μｍの銅を導体層としてマイクロストリップライン構
造を形成した場合には、配線幅を１２０μｍとする事で
特性インピーダンス５０Ωの信号線を形成する事ができ
る。一方、厚み０．２mm、比誘電率９のセラミックを誘
電体層とし、厚み５μｍの銅を導体層とした場合に、５
０Ωの信号線をマイクロストリップ構造で形成するため
には、配線幅を２５０μｍとする必要がある。従って、
フィルム回路基板を用いることで、従来のセラミック回
路基板に比べて、回路面積を小さくすることが出来ると
ともに、信号の伝播距離を短くすることも可能となる。
さらに、信号の伝播速度は比誘電率の１／２乗の逆数に
比例するため、フィルム回路基板を用いる事で信号伝播
速度も上げる事ができる。
【００１４】図１において、図の斜め方向に伸びるアウ
ターリード３６，４０は直流バイアス電圧印加のための
ものとして描かれ、図の横方向に伸びるアウターリード
２９，３８は高周波信号の入力又は出力のためのものと
して描かれている。図の横方向に伸びる高周波線路につ
いては、本発明では図１に示すようにグランド付コプレ
ーナ線路の両側に線路に沿って延伸して表面及び裏面の
接地導体を互いに接続する延伸したヴィアホール４２が
設けられている。図３の一部切り欠き斜視図に、本発明
の、延伸したヴィアホールを両側に有するグランド付コ
プレーナ線路の断面が示されている。ヴィアホール４２
は接地導体４４の導体線路３２，２２に対向する縁部４
５の各点から導体内で接地導体２０に至る最短距離を２
００μｍ以下に止めている。図３において、裏面の接地
導体２０は、回路基板及び金属キャップ（後述）からな
るパッケージに半導体チップを収容した半導体デバイス
をさらに外部回路に二次実装する際に金属ブロックに直
接接続されるので、良好な高周波接地を提供する。一
方、表面の接地導体４４はヴィアホール４２で裏面の接
地導体２０に接続されるのであるから、ヴィアホール４
２を線路の両側に線路に沿って延伸して設けることによ
り、表面の接地導体４４の高周波接地電位を線路に沿っ
て一定に保つことができ、線路の特性インピーダンスを
線路に沿って一定に保つことができる。また、ヴィアホ
ール４２の断面を図３に示すように台形とすることによ
り、前述した高周波特性上の利点の他に、長いヴィアホ
ールの壁面のめっきの機械的強度を高めることができ
る。
ターリード３６，４０は直流バイアス電圧印加のための
ものとして描かれ、図の横方向に伸びるアウターリード
２９，３８は高周波信号の入力又は出力のためのものと
して描かれている。図の横方向に伸びる高周波線路につ
いては、本発明では図１に示すようにグランド付コプレ
ーナ線路の両側に線路に沿って延伸して表面及び裏面の
接地導体を互いに接続する延伸したヴィアホール４２が
設けられている。図３の一部切り欠き斜視図に、本発明
の、延伸したヴィアホールを両側に有するグランド付コ
プレーナ線路の断面が示されている。ヴィアホール４２
は接地導体４４の導体線路３２，２２に対向する縁部４
５の各点から導体内で接地導体２０に至る最短距離を２
００μｍ以下に止めている。図３において、裏面の接地
導体２０は、回路基板及び金属キャップ（後述）からな
るパッケージに半導体チップを収容した半導体デバイス
をさらに外部回路に二次実装する際に金属ブロックに直
接接続されるので、良好な高周波接地を提供する。一
方、表面の接地導体４４はヴィアホール４２で裏面の接
地導体２０に接続されるのであるから、ヴィアホール４
２を線路の両側に線路に沿って延伸して設けることによ
り、表面の接地導体４４の高周波接地電位を線路に沿っ
て一定に保つことができ、線路の特性インピーダンスを
線路に沿って一定に保つことができる。また、ヴィアホ
ール４２の断面を図３に示すように台形とすることによ
り、前述した高周波特性上の利点の他に、長いヴィアホ
ールの壁面のめっきの機械的強度を高めることができ
る。
【００１５】図１〜図３を参照して説明した回路基板の
表面の周囲は接地導体４４で囲まれている。したがっ
て、図４に示すように、金属キャップ４６を接地導体４
４にＡｕ−Ｓｎ合金またはＡｇペースト等の導電性接着
剤で直接接続することで半導体チップを密封して保護す
るパッケージが形成される。なお、キャップを回路基板
に電気的に接続しない場合には非導電性接着剤が使用さ
れる。
表面の周囲は接地導体４４で囲まれている。したがっ
て、図４に示すように、金属キャップ４６を接地導体４
４にＡｕ−Ｓｎ合金またはＡｇペースト等の導電性接着
剤で直接接続することで半導体チップを密封して保護す
るパッケージが形成される。なお、キャップを回路基板
に電気的に接続しない場合には非導電性接着剤が使用さ
れる。
【００１６】図５は図１〜３を参照して説明した本発明
の回路基板、または図４を参照して説明したパッケー
ジ、またはパッケージに半導体チップを収容した半導体
デバイスを裏面から見た図である。半導体デバイスを二
次実装する際には、接地導体２０を装置のグランドとな
る金属ブロックまたは板の上に導電性接着剤で直接接続
することができ、接地導体２０には半導体チップの裏面
が直接接続されているので、ミリ波帯においても半導体
チップの良好な高周波接地が実現される。アウターリー
ド２９，３６，３８，４０は、対応するパターンが施さ
れた外部回路に熱圧着等の方法で直接接続することがで
きるので、ミリ波帯においても良好な特性インピーダン
スを維持しつつ外部回路を接続できる。なお、パターニ
ングされたハンダによる接続も可能で、その場合には、
広く知られた表面実装技術により、他の表面実装素子と
共に実装することができる。アウターリードの部分の線
路インピーダンスについては、外部回路の側で決まるよ
うにするのが一般的であり、必要に応じて外部回路の線
幅、形状を適宜設計すれば良い。
の回路基板、または図４を参照して説明したパッケー
ジ、またはパッケージに半導体チップを収容した半導体
デバイスを裏面から見た図である。半導体デバイスを二
次実装する際には、接地導体２０を装置のグランドとな
る金属ブロックまたは板の上に導電性接着剤で直接接続
することができ、接地導体２０には半導体チップの裏面
が直接接続されているので、ミリ波帯においても半導体
チップの良好な高周波接地が実現される。アウターリー
ド２９，３６，３８，４０は、対応するパターンが施さ
れた外部回路に熱圧着等の方法で直接接続することがで
きるので、ミリ波帯においても良好な特性インピーダン
スを維持しつつ外部回路を接続できる。なお、パターニ
ングされたハンダによる接続も可能で、その場合には、
広く知られた表面実装技術により、他の表面実装素子と
共に実装することができる。アウターリードの部分の線
路インピーダンスについては、外部回路の側で決まるよ
うにするのが一般的であり、必要に応じて外部回路の線
幅、形状を適宜設計すれば良い。
【００１７】一方アウターリードそのものをコプレーナ
線路として設計することも可能である。例えば接地導体
２０をアウターリードを挟むように延伸させることによ
り、コプレーナ線路を容易に形成できる。コプレーナ線
路のインピーダンスは線路幅と接地導体と線路とのギャ
ップによって決まるため、比較的自在に設計が可能であ
る。なお、外部回路との接続手段として、アウターリー
ド以外にも例えばバンプ等の外部回路接続手段も使用で
きる。
線路として設計することも可能である。例えば接地導体
２０をアウターリードを挟むように延伸させることによ
り、コプレーナ線路を容易に形成できる。コプレーナ線
路のインピーダンスは線路幅と接地導体と線路とのギャ
ップによって決まるため、比較的自在に設計が可能であ
る。なお、外部回路との接続手段として、アウターリー
ド以外にも例えばバンプ等の外部回路接続手段も使用で
きる。
【００１８】高周波を通すか否かのポイントは、高周波
の接地がとれるか否かである。ポリイミド基板が金属ブ
ロックなどの接地となる導体に実装された場合、基板上
面の回路パターンの接地パターンも接地されなければな
らない。従来のようにセラミック基板においてスルーホ
ールを介して接地をとる場合、例えば０．２５mm厚みで
は、４０GHz ほどで共振が起きてしまい、それ以上の周
波数では使えない。ポリイミドでは５０μｍ厚みでもた
やすく実現できるため、良好な高周波接地が実現でき
る。
の接地がとれるか否かである。ポリイミド基板が金属ブ
ロックなどの接地となる導体に実装された場合、基板上
面の回路パターンの接地パターンも接地されなければな
らない。従来のようにセラミック基板においてスルーホ
ールを介して接地をとる場合、例えば０．２５mm厚みで
は、４０GHz ほどで共振が起きてしまい、それ以上の周
波数では使えない。ポリイミドでは５０μｍ厚みでもた
やすく実現できるため、良好な高周波接地が実現でき
る。
【００１９】いずれの線路を用いても、フィルムの接地
導体と実装回路の接地導体を接続することにより、マイ
クロ波〜ミリ波を通過させうる線路・接続を形成でき
る。これにより従来の材料及び構造では実現が難しかっ
た高周波素子用パッケージないし基板を容易かつ廉価に
実現できる。図６は本発明に係る半導体デバイスの他の
例を示し、１つのパッケージ内に２つの半導体チップを
収容した例を示す。図示を簡単化するため、コプレーナ
線路を１本の線で表わし、両側に伸びるヴィアホールは
図示を省略している。それ以外のヴィアホールは黒丸で
表わされている。
導体と実装回路の接地導体を接続することにより、マイ
クロ波〜ミリ波を通過させうる線路・接続を形成でき
る。これにより従来の材料及び構造では実現が難しかっ
た高周波素子用パッケージないし基板を容易かつ廉価に
実現できる。図６は本発明に係る半導体デバイスの他の
例を示し、１つのパッケージ内に２つの半導体チップを
収容した例を示す。図示を簡単化するため、コプレーナ
線路を１本の線で表わし、両側に伸びるヴィアホールは
図示を省略している。それ以外のヴィアホールは黒丸で
表わされている。
【００２０】図６の半導体デバイスにおいて、２つの半
導体チップ５０，５２をつなぐ高周波線路５４は回路基
板５６の裏側に出ることなく表面のみを走っている。ア
ウターリード５８は直流バイアス電圧を印加するための
リードである。アウターリード５９は前述したように接
地導体６０とともにコプレーナ線路を形成している。接
地導体６０がいくつかに分かれているのは、熱圧着また
はハンダ付けを容易にするためである。金属キャップ６
２の底部を回路基板５６の周辺に設けられた接地導体６
４に接着することにより、２つの半導体チップを収容し
た半導体デバイスが形成される。
導体チップ５０，５２をつなぐ高周波線路５４は回路基
板５６の裏側に出ることなく表面のみを走っている。ア
ウターリード５８は直流バイアス電圧を印加するための
リードである。アウターリード５９は前述したように接
地導体６０とともにコプレーナ線路を形成している。接
地導体６０がいくつかに分かれているのは、熱圧着また
はハンダ付けを容易にするためである。金属キャップ６
２の底部を回路基板５６の周辺に設けられた接地導体６
４に接着することにより、２つの半導体チップを収容し
た半導体デバイスが形成される。
【００２１】図７は図６の半導体デバイスの一変形を示
す。半導体チップ５０，５２を搭載した回路基板５６を
金属ベース６４上に搭載し、金属キャップ６２をかぶせ
ることにより、一部品としてでなく、全体として独立し
た堅固な電子機器を構成している。金属キャップ６２は
回路基板５６でなく金属ベース６４に接着されるので、
回路基板５６の表面の周囲を導体で完全に囲む必要がな
い。したがって、外部と接続される高周波線路は回路基
板５６の表面のみを通り、Ａｕワイヤまたはリボンで高
周波同軸端子６６に接続される。また、バイアス電圧の
供給は表面を走るパターンに接続されたガラス端子６８
を通して行なわれる。従って、高周波線路及びバイアス
供給線路のためのヴィアホールは設けられない。しかし
ながら、図示されていないが、グランド付コプレーナ線
路に沿ってその両側に延伸するヴィアホールが設けられ
ているのは勿論である。
す。半導体チップ５０，５２を搭載した回路基板５６を
金属ベース６４上に搭載し、金属キャップ６２をかぶせ
ることにより、一部品としてでなく、全体として独立し
た堅固な電子機器を構成している。金属キャップ６２は
回路基板５６でなく金属ベース６４に接着されるので、
回路基板５６の表面の周囲を導体で完全に囲む必要がな
い。したがって、外部と接続される高周波線路は回路基
板５６の表面のみを通り、Ａｕワイヤまたはリボンで高
周波同軸端子６６に接続される。また、バイアス電圧の
供給は表面を走るパターンに接続されたガラス端子６８
を通して行なわれる。従って、高周波線路及びバイアス
供給線路のためのヴィアホールは設けられない。しかし
ながら、図示されていないが、グランド付コプレーナ線
路に沿ってその両側に延伸するヴィアホールが設けられ
ているのは勿論である。
【００２２】図８は本発明の半導体デバイスの他の変形
を示す。図８のパッケージ内には、図９の回路図で示さ
れる送受信機を構成する半導体チップ及びその周辺回路
が収納される。図８において、フィルムキャリア７０の
表面の周囲に接地導体７２が設けられ、フィルムキャリ
ア７０に開けられた７つの貫通開口を塞ぐ裏面の接地導
体の上に半導体チップ７４，７６，７８，８０，８２，
８４及び８６が搭載される。半導体チップ７４，７６，
７８，８０，８２，８４及び８６はそれぞれ図９中の増
幅器８８，９０、ミクサ９２、局部発振器９４，ミクサ
９６及び増幅器９８，１００を実現するものである。フ
ィルタ１０２及び１０４はそれぞれ、回路パターン１０
６及び１０８で実現されている。各半導体チップのバイ
アス電圧はアウターリード１１０から供給される。アウ
ターリード１１２と接地導体１１４，１１６は受信アン
テナ１１８（図９）からのコプレーナ線路を構成し、ア
ウターリード１２０と接地導体１１４，１２２は送信ア
ンテナ１２４（図９）へ向かうコプレーナ線路を構成す
る。
を示す。図８のパッケージ内には、図９の回路図で示さ
れる送受信機を構成する半導体チップ及びその周辺回路
が収納される。図８において、フィルムキャリア７０の
表面の周囲に接地導体７２が設けられ、フィルムキャリ
ア７０に開けられた７つの貫通開口を塞ぐ裏面の接地導
体の上に半導体チップ７４，７６，７８，８０，８２，
８４及び８６が搭載される。半導体チップ７４，７６，
７８，８０，８２，８４及び８６はそれぞれ図９中の増
幅器８８，９０、ミクサ９２、局部発振器９４，ミクサ
９６及び増幅器９８，１００を実現するものである。フ
ィルタ１０２及び１０４はそれぞれ、回路パターン１０
６及び１０８で実現されている。各半導体チップのバイ
アス電圧はアウターリード１１０から供給される。アウ
ターリード１１２と接地導体１１４，１１６は受信アン
テナ１１８（図９）からのコプレーナ線路を構成し、ア
ウターリード１２０と接地導体１１４，１２２は送信ア
ンテナ１２４（図９）へ向かうコプレーナ線路を構成す
る。
【００２３】図８に示すように、半導体チップ７４，７
６と回路パターン１０６を含む送信側回路と半導体チッ
プ８４，８６と回路パターン１０８を含む受信側回路の
間において、表面接地導体７２及びフィルムキャリア７
０を貫通して裏面接地導体に達する貫通開口１２４が設
けられて裏面接地導体が帯状に露出している。金属キャ
ップ１２６の内側にはこの貫通開口１２４に対応して遮
蔽板が金属キャップ１２６と一体に設けられる。図１０
の断面図に示すように、遮蔽板１２８は、金属キャップ
１２６がフィルムキャリア７０の周辺の表面接地導体７
２に接着されるとき、裏面接地導体に達して接着され得
る幅を有している。金属キャップ１２６を表面の接地導
体７２へ導電性接着剤で接着すると同時に、遮蔽板１２
８を裏面接地導体１３０の露出部に導電性接着剤で接着
することにより、送信側回路と受信側回路の間を効果的
に遮蔽することができる。
６と回路パターン１０６を含む送信側回路と半導体チッ
プ８４，８６と回路パターン１０８を含む受信側回路の
間において、表面接地導体７２及びフィルムキャリア７
０を貫通して裏面接地導体に達する貫通開口１２４が設
けられて裏面接地導体が帯状に露出している。金属キャ
ップ１２６の内側にはこの貫通開口１２４に対応して遮
蔽板が金属キャップ１２６と一体に設けられる。図１０
の断面図に示すように、遮蔽板１２８は、金属キャップ
１２６がフィルムキャリア７０の周辺の表面接地導体７
２に接着されるとき、裏面接地導体に達して接着され得
る幅を有している。金属キャップ１２６を表面の接地導
体７２へ導電性接着剤で接着すると同時に、遮蔽板１２
８を裏面接地導体１３０の露出部に導電性接着剤で接着
することにより、送信側回路と受信側回路の間を効果的
に遮蔽することができる。
【００２４】
【発明の効果】以上述べてきたように本発明によれば、
ミリ波帯のような超高周波帯においても使用可能で、装
置の小型化・低廉化を達成し得る回路基板、パッケージ
及び半導体デバイスが提供される。
ミリ波帯のような超高周波帯においても使用可能で、装
置の小型化・低廉化を達成し得る回路基板、パッケージ
及び半導体デバイスが提供される。
【図１】本発明に係る回路基板の一実施例の斜視図であ
る。
る。
【図２】図１の回路基板の或る面による一部切り欠き斜
視図である。
視図である。
【図３】図１の回路基板の他の面による一部切り欠き斜
視図である。
視図である。
【図４】本発明に係るパッケージの一実施例の斜視図で
ある。
ある。
【図５】図１の回路基板または図５のパッケージの底面
図である。
図である。
【図６】本発明に係る半導体デバイスの他の実施例の分
解斜視図である。
解斜視図である。
【図７】図６の半導体デバイスの一変形の分解斜視図で
ある。
ある。
【図８】本発明に係る半導体デバイスのさらに他の実施
例の分解斜視図である。
例の分解斜視図である。
【図９】図８の半導体デバイスの回路図である。
【図１０】図８の半導体デバイスの断面図である。
１０…誘電体層
１２…表面導体層
１４…裏面導体層
１６…貫通開口
１８，５０，５２，７４，７６，７８，８０，８２，８
４，８６…半導体チップ ２０，１３０…裏面接地導体 ２２，３０，３２，３４…表面配線 ２４…Ａｕワイヤまたはリボン ２６…ヴィアホール ２８…裏面配線 ２９，３６，３８，４０…アウターリード ４２…ヴィアホール ４４…表面接地導体 ４６…金属キャップ １２８…遮蔽板
４，８６…半導体チップ ２０，１３０…裏面接地導体 ２２，３０，３２，３４…表面配線 ２４…Ａｕワイヤまたはリボン ２６…ヴィアホール ２８…裏面配線 ２９，３６，３８，４０…アウターリード ４２…ヴィアホール ４４…表面接地導体 ４６…金属キャップ １２８…遮蔽板
フロントページの続き
(72)発明者 大倉 啓幸
神奈川県相模原市南橋本３丁目８番地８
号 住友スリーエム株式会社内
(72)発明者 青木 芳雄
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 耳野 裕
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(56)参考文献 特開 平７−147352（ＪＰ，Ａ)
特開 平７−22539（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01P 3/08
Claims (14)
- 【請求項１】 誘電体シートと、 該誘電体シートの第１の面に設けられた第１の接地導体
と、 誘電体シートの第１の面の反対の第２の面に設けられた
第１の導体線路と、 該第２の面に設けられ、該第１の導体線路とともにコプ
レーナ線路を形成する第２の接地導体と、 該コプレーナ線路に沿って延伸して設けられ、誘電体シ
ートを貫通して第１及び第２の接地導体を互いに接続す
る延伸したヴィアホールと、 該第１の導体線路を外部回路と接続するための外部回路
接続手段とを具備する高周波半導体チップ実装用回路基
板。 - 【請求項２】 前記延伸したヴィアホールは、前記第２
の接地導体の前記第１の導体線路に対向する縁部の各点
から導体内で前記第１の接地導体に至る最短距離を２０
０μｍ以下にする請求項１記載の高周波半導体チップ実
装用回路基板。 - 【請求項３】 前記外部回路接続手段は、 誘電体シートの第１の面に設けられ、外部回路との直接
接続のためにその一部が誘電体シートの外側に延伸する
第２の導体線路と、 誘電体シートを貫通して第１及び第２の導体線路を互い
に接続する第２のヴィアホールを含む請求項１または２
記載の高周波半導体チップ実装用回路基板。 - 【請求項４】 前記第２のヴィアホールは導体線路の線
幅と同程度の大きさを有する請求項３記載の高周波半導
体チップ実装用回路基板。 - 【請求項５】 誘電体シートと、 該誘電体シートの第１の面に設けられた第１の接地導体
と、 誘電体シートの第１の面の反対の第２の面に設けられた
第１の導体線路と、 該第２の面に設けられ、該第１の導体線路とともにコプ
レーナ線路を形成する第２の接地導体と、 該コプレーナ線路に沿って延伸して設けられ、誘電体シ
ートを貫通して第１及び第２の接地導体を互いに接続す
る延伸したヴィアホールと、 該第１の導体線路を外部回路と接続するための外部回路
接続手段と、 該誘電体シート及び第１の接地導体とともに密封空間を
形成する導体キャップとを具備する高周波半導体チップ
収納用パッケージ。 - 【請求項６】 前記延伸したヴィアホールは、前記第２
の接地導体の前記第１の導体線路に対向する縁部の各点
から導体内で前記第１の接地導体に至る最短距離を２０
０μｍ以下にする請求項５記載の高周波半導体チップ収
納用パッケージ。 - 【請求項７】 前記外部回路接続手段は、 誘電体シートの第１の面に設けられ、外部回路との直接
接続のためにその一部が誘電体シートの外側に延伸する
第２の導体線路と、 誘電体シートを貫通して第１及び第２の導体線路を互い
に接続する第２のヴィアホールを含む請求項５または６
記載の高周波半導体チップ収納用バッケージ。 - 【請求項８】 前記第２のヴィアホールは導体線路の線
幅と同程度の大きさを有する請求項７記載の高周波半導
体チップ収納用パッケージ。 - 【請求項９】 貫通開口を有する誘電体シートと、 該誘電体シートの第１の面に設けられ、その一部が該貫
通開口を塞ぐ第１の接地導体と、 該貫通開口内で該第１の接地導体上に実装された半導体
チップと、 誘電体シートの第１の面の反対の第２の面に設けられた
第１の導体線路と、 該第２の面に設けられ、該第１の導体線路とともにコプ
レーナ線路を形成する第２の接地導体と、 該コプレーナ線路に沿って延伸して設けられ、誘電体シ
ートを貫通して第１及び第２の接地導体を互いに接続す
る延伸したヴィアホールと、 該第１の導体線路を外部回路と接続するための外部回路
接続手段と、 該誘電体シート及び第１の接地導体とともに密封空間を
形成する導体キャップとを具備する高周波半導体デバイ
ス。 - 【請求項１０】 前記延伸したヴィアホールは、前記第
２の接地導体の前記第１の導体線路に対向する縁部の各
点から導体内で前記第１の接地導体に至る最短距離を２
００μｍ以下にする請求項９記載の高周波半導体デバイ
ス。 - 【請求項１１】 前記外部回路接続手段は、 誘電体シートの第１の面に設けられ、外部回路との直接
接続のためにその一部が誘電体シートの外側に延伸する
第２の導体線路と、 誘電体シートを貫通して第１及び第２の導体線路を互い
に接続する第２のヴィアホールを含む請求項９または１
０記載の高周波半導体デバイス。 - 【請求項１２】 前記第２のヴィアホールは導体線路の
線幅と同程度の大きさを有する請求項１１記載の高周波
半導体デバイス。 - 【請求項１３】 複数の第１の貫通開口と該複数の第１
の貫通開口の少なくとも２つの間を通って延伸する第２
の貫通開口とを有する誘電体シートと、 該誘電体シートの一方の面に設けられその一部が該第１
及び第２の貫通開口を塞ぐ接地導体と、 該誘電体シートの複数の第１の貫通開口内で該接地導体
上にそれぞれ実装された複数の半導体チップと、 該誘電体シートの第２の貫通開口内で該接地導体に接続
された遮蔽板とを具備する高周波半導体デバイス。 - 【請求項１４】 前記誘電体シートは複数の貫通開口を
有し、前記複数の貫通開口にそれぞれ実装された複数の
半導体チップは、高周波送信に供する第１の半導体チッ
プ群と、高周波受信に供する第２の半導体チップ群とを
含み、前記第２の接地導体は、少なくとも前記第１の半
導体チップ群と前記第２の半導体チップ群の周囲を包囲
して設けられ、前記導体キャップは前記第２の接地導体
に直接接続されて、前記第１の半導体チップ群と前記第
２の半導体チップ群がそれぞれ密閉されていることを特
徴とする請求項９記載の高周波半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691597A JP3420913B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691597A JP3420913B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117063A JPH1117063A (ja) | 1999-01-22 |
| JP3420913B2 true JP3420913B2 (ja) | 2003-06-30 |
Family
ID=15638167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15691597A Expired - Fee Related JP3420913B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420913B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006093472A (ja) * | 2004-09-24 | 2006-04-06 | Toshiba Corp | 回路基板 |
| JP4870644B2 (ja) | 2006-12-05 | 2012-02-08 | 韓國電子通信研究院 | ミリメートル波帯域制御回路用高隔離度スイッチ素子 |
| KR100846452B1 (ko) | 2006-12-05 | 2008-07-16 | 한국전자통신연구원 | 밀리미터파 대역 제어회로용 고격리도 스위치 소자 |
| JP6132692B2 (ja) | 2013-07-19 | 2017-05-24 | 株式会社東芝 | アンテナ装置 |
| JP6168943B2 (ja) | 2013-09-20 | 2017-07-26 | 株式会社東芝 | Ｅｂｇ構造体、半導体デバイスおよび回路基板 |
| JP6201626B2 (ja) * | 2013-10-23 | 2017-09-27 | スミダコーポレーション株式会社 | 電子部品及び電子部品の製造方法 |
| JP6273182B2 (ja) | 2014-08-25 | 2018-01-31 | 株式会社東芝 | 電子機器 |
| JP7273701B2 (ja) * | 2019-12-04 | 2023-05-15 | 株式会社東芝 | フォトリレー |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0722539A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Materials Corp | 半導体装置およびその製造方法 |
| JP3357435B2 (ja) * | 1993-11-24 | 2002-12-16 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1997
- 1997-06-13 JP JP15691597A patent/JP3420913B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1117063A (ja) | 1999-01-22 |
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