KR100780307B1 - 반도체 장치, 칩·온·칩 구조의 반도체 장치 및 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 칩·온·칩 구조의 반도체 장치에 사용하는 기능 매크로 칩의 칩 사이즈 축소 및 비용 절감을 도모하는 것을 목적으로 한다.
복수의 기능 매크로 칩(11)의 매크로 영역(12)을 인접시켜 배치하고, 기능 매크로 칩(11)의 PAD 영역(13)을 복수의 매크로 영역(12) 주위에 배치하였다.

Description

반도체 장치, 칩·온·칩 구조의 반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE FOR CHIP-ON-CHIP CONFIGURATION AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일 실시 형태의 기능 매크로 칩의 배치예를 도시한 배치도.
도 2는 매크로 영역과 PAD 영역의 접속을 도시한 배선 배치도.
도 3은 칩·온·칩 구조의 반도체 장치를 도시한 측면도.
도 4는 종래의 기능 매크로 칩을 도시한 평면도.
도 5는 종래의 기능 매크로 칩을 도시한 배치도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 기능 매크로 칩
12 : 매크로 영역
13 : PAD 영역
14 : 입출력 신호 배선(신호 배선)
15a∼15d : 입출력 신호 배선(출력 신호선)
본 발명은 칩·온·칩 구조의 반도체 장치에 탑재되는 기능 매크로 칩에 관한 것이다.
칩·온·칩 구조의 반도체 장치는 제1 칩의 표면에 복수의 기능 매크로 칩(제2 칩)이 접합되어 패키징된다. 이러한 반도체 장치에서는, 비용을 절감하기 위해서 기능 칩의 소형화가 필요로 되고 있다.
도 3은 칩·온·칩 구조의 반도체 장치의 개요를 나타낸다. 제1 칩(2) 및 기능 매크로 칩(2)의 표면에는 범프가 형성되고, 그 범프를 통해 제1 칩(1) 상에 복수의 기능 매크로 칩(2)이 접합된다. 그리고, 제1 칩(1) 주위에 형성되는 패드가 본딩 와이어(3)를 통해 외부 핀에 접속되어 패키징된다.
도 4는 웨이퍼 상에 형성되는 기능 매크로 칩(2)의 개요를 나타낸다. 기능 매크로 칩(2)은 매크로 영역(4)과, 그 주위에 형성되는 PAD 영역(5)을 구비하고 있다. PAD 영역(5)은 웨이퍼 시험 시에 사용하는 시험 패드나 I/O 셀 등이 형성되며, 웨이퍼 시험 후에는 필요 없게 된다.
도 5는 웨이퍼 상에 복수의 기능 매크로 칩(2)을 형성하는 경우를 나타낸다. 즉, 각 매크로 영역(4) 주위에는 PAD 영역(5)이 형성되고, 인접한 매크로 영역(4) 사이의 PAD 영역(5)은 그 양측의 매크로 영역(4)에서 공용된다. 이러한 구성에 의해 웨이퍼 상에서의 PAD 영역(5)의 점유 면적을 축소시켜 1장의 웨이퍼로부터의 기능 매크로 칩(2)의 채취 갯수를 증대시키고 있다.
또한, 웨이퍼 시험 후에는 동 도면에 점선으로 도시한 스크라이브 라인(6)에 의해 각 기능 매크로 칩(2)이 분리된다.
특허 문헌 1에는 제1 칩 상에 제2 칩을 접합한 후에, 제1 칩 상의 범프에 테스트 프로브를 압착시켜 제2 칩의 동작을 확인 가능하게 한 반도체 장치가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2001-94037호 공보
도 5에 도시된 기능 매크로 칩(2)에서는, 웨이퍼 상에서 인접한 매크로 영역(4)의 PAD 영역(5)을 공용하고는 있지만, 여전히 인접한 매크로 영역(4) 사이에 PAD 영역(5)을 필요로 하고 있다.
따라서, 기능 매크로 칩 1개 당의 점유 면적이 증대되어 1장의 웨이퍼로부터 채취할 수 있는 칩 수를 충분히 증가시킬 수 없어, 기능 매크로 칩의 비용이 상승한다. 또한, 웨이퍼 시험을 행할 때에, 각 기능 매크로 칩마다 시험을 행할 필요가 있기 때문에, 시험 비용도 상승한다.
특허 문헌 1에 기재된 반도체 장치에서는, 제2 칩에 시험 패드를 설치할 필요는 없지만, 제1 칩 및 제2 칩의 동작 시험을 각각 행할 필요가 있기 때문에, 시험 비용이 상승한다.
본 발명의 목적은 칩·온·칩 구조의 반도체 장치에 사용하는 기능 매크로 칩의 칩 사이즈 축소 및 비용 절감을 도모하는 데에 있다.
상기 목적은 복수의 기능 매크로 칩의 매크로 영역을 인접시켜 배치하고, 상기 기능 매크로 칩의 PAD 영역을 상기 복수의 매크로 영역 주위에 배치한 반도체 장치에 의해 달성된다.
또한, 상기 목적은 웨이퍼 상에 복수의 기능 매크로 칩의 매크로 영역을 인접시켜 배치하고, 상기 각 기능 매크로 칩에서 공용하는 PAD 영역을 상기 복수의 매크로 영역 주위에 배치하며, 상기 기능 매크로 칩의 동작 시험 후에, 상기 각 매크로 영역을 분리하여 PAD 영역을 구비하지 않는 복수의 기능 매크로 칩을 형성하는 반도체 장치의 제조 방법에 의해 달성된다.
이하, 본 발명을 구체화한 일 실시 형태를 도면에 따라 설명한다. 도 1에 도시된 바와 같이, 웨이퍼 상에 형성되는 다수의 기능 매크로 칩(11)은 매크로 영역(12)만이 인접하여 형성되고, 다수의 매크로 영역(12) 주위에 PAD 영역(13)이 형성되어 있다. PAD 영역(13)은 웨이퍼 시험 시에 사용하는 시험 패드나 I/O 셀 등이 형성되며, 웨이퍼 시험 후에는 필요 없게 된다.
각 매크로 영역(12)은 각각 배선에 의해 PAD 영역(13)과 접속되어 있다. 도 2는 매크로 영역(12)과 PAD 영역(13)을 접속하는 배선의 일례를 나타낸다. PAD 영역(13)과 매크로 영역(12) 사이 및 각 매크로 영역(12) 사이에는 다수의 신호 배선(입출력 신호 배선)(14)이 배치되고, PAD 영역(13)과 각 매크로 영역(12)이 접속되어 있다.
또한, 각 매크로 영역(12)과 PAD 영역(13)은 각각 출력 신호선(입출력 신호 배선)(15a∼15d)을 통해 접속되어 있다. 각 신호 배선(14) 및 출력 신호선(15a∼15d)은 PAD 영역(13) 내에서 각각 시험 패드에 접속되어 있다. 또한, 각 신호 배선(14) 및 출력 신호선(15a∼15d)은 다층 배선으로 구성되어 있다.
이와 같이 하여 웨이퍼 상에 형성된 기능 매크로 칩(11)은 PAD 영역(13)의 시험 패드에 테스트 프로브를 압착시켜 웨이퍼 시험이 행해진다. 즉, 시험 장치로부터 테스트 프로브를 통해 PAD 영역(5)에 시험 신호가 입력되고, 그 시험 신호는 PAD 영역(13) 내의 I/O 셀, 신호 배선(14)을 통해 각 매크로 영역(12)에 입력된다.
그리고, 각 매크로 영역(12)으로부터 출력되는 출력 신호가 출력 신호선(15a∼15d), PAD 영역(13) 내의 I/O 셀, 시험 패드 및 테스트 프로브를 통해 시험 장치에 입력되고, 각 매크로 영역(12)이 정상적으로 동작하고 있는지 여부가 판정된다.
동작 시험 후에는 각 매크로 영역(12) 사이 및 매크로 영역(12)과 PAD 영역(13) 사이의 스크라이브 라인(16)을 따라 절단하여 각 기능 매크로 칩(11)을 분리한다. 그리고, 각 기능 매크로 칩(11)을 제1 칩 상에 접합하여 칩·온·칩 구조의 반도체 장치가 형성된다.
상기한 바와 같이 구성된 기능 매크로 칩(11)에서는, 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 웨이퍼 상에 형성되는 기능 매트로 칩(11)은 매크로 영역(12)만을 인접시켜 다수 배치하고, 다수의 매크로 영역(12) 주위에 PAD 영역(13)을 형성하며, 웨이퍼 시험 후에 각 매크로 영역(12) 주위의 스크라이브 라인(16)을 따라 절단하였다. 따라서, 절단 후의 기능 매크로 칩(11)은 PAD 영역(13)을 포함하지 않고, 매크로 영역(12)만이 되기 때문에, 점유 면적을 축소시켜 소형화를 도모할 수 있다.
(2) 각 기능 매크로 칩(11)은 각 매크로 영역(12) 주위에 PAD 영역(13)을 배치하지 않고, 다수의 PAD 영역(13) 주위에 각 매크로 영역(12)에서 공용하는 PAD 영역(13)을 배치하였다. 따라서, 각 기능 매크로 칩(11)의 점유 면적을 축소시켜 1장의 웨이퍼로부터 채취할 수 있는 칩 수를 충분히 증가시킬 수 있다. 따라서, 제조 비용을 절감할 수 있다.
(3) 각 기능 매크로 칩(11)은 공통의 신호 배선(14)을 통해 PAD 영역(13)에 접속하였기 때문에, 웨이퍼 시험시에는 PAD 영역(13)의 시험 패드에 테스트 프로브를 대어 각 기능 매크로 칩(11)의 동작 시험을 병행하여 행할 수 있다. 따라서, 시험 비용을 절감할 수 있다.
(4) 각 기능 매크로 칩(11)은 매크로 영역(12)만으로서 면적을 축소시킬 수 있기 때문에, 제1 칩으로의 탑재가 용이해진다.
상기 실시 형태는 이하의 형태로 실시하여도 좋다.
·매크로 영역의 수가 많은 경우에는, 출력 신호선과 시험 패드 사이에 변환 회로를 개재시키고, 시험 패드에 접속되는 출력 신호선을 순차 전환하도록 하여 시험 패드 수를 삭감하도록 하여도 좋다.
·PAD 영역(13)에는 시험 패드를 형성하고, I/O 셀은 각 매크로 영역(12)에 형성하여도 좋다.
본 발명에 따르면, 칩·온·칩 구조의 반도체 장치에 사용하는 기능 매크로 칩의 칩 사이즈 축소 및 비용 절감을 도모할 수 있다.

Claims (5)

  1. 복수의 기능 매크로 칩(11)의 각 매크로 영역(12)을 인접시켜 배치하고, 상기 기능 매크로 칩의 PAD 영역(13)을 상기 복수의 매크로 영역 주위에 배치한 것을 특징으로 하는 반도체 장치(10).
  2. 제1항에 있어서, 상기 PAD 영역을 상기 복수의 매크로 영역에서 공용하는 입출력 신호 배선(14, 15a, 15b, 15c, 15d)을 포함한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 각 매크로 영역과 PAD 영역을 신호 배선(14) 및 출력 신호선(15a, 15b, 15c, 15d)에 의해 접속한 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 기재한 매크로 영역을 분리하여 형성한 기능 매크로 칩을 제1 칩(1)에 탑재한 것을 특징으로 하는 칩·온·칩 구조의 반도체 장치(100).
  5. 웨이퍼(W) 상에 복수의 기능 매크로 칩의 매크로 영역을 인접시켜 배치하고, 상기 각 기능 매크로 칩에서 공용하는 PAD 영역을 상기 복수의 매크로 영역 주위에 배치하며, 상기 기능 매크로 칩의 동작 시험 후에, 상기 각 매크로 영역을 분리하 여 PAD 영역을 구비하지 않는 복수의 기능 매크로 칩을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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