JP2010212593A - マルチチップ半導体集積回路 - Google Patents

Abstract

【課題】小型のマルチチップ半導体集積回路を提供する。
【解決手段】本発明のマルチチップ半導体集積回路１は、パッケージ基板２に第１の半導体チップ３及び第２の半導体チップ４が搭載されている。第１の半導体チップ３の主面に形成された再配線層５を介して第１の半導体チップ３又は第２の半導体チップ４に信号電源が供給される。これにより、マルチチップ半導体集積回路は、再配線層を介して第１の半導体チップ又は第２の半導体チップの検査を良好に行うことができる。そのため、マルチチップ半導体集積回路の小型化に寄与できる。
【選択図】図１

Description

本発明はマルチチップ半導体集積回路に関する。

マルチチップ半導体集積回路は、パッケージ基板上に複数の半導体チップを搭載して構成している。これらの半導体チップを検査する際には、単体の半導体チップの検査環境を流用し、検査に必要なテストプログラム、パターンの作成コスト或いはそれらの改変に伴うメンテナンスコストの低減を図る必要がある。このとき、半導体チップの間を接続する接続線をパッケージ外部ピン等に引き出す必要がある。

特許文献１には、第１の半導体チップと第２の半導体チップとの間にスイッチング用チップを介在させ、当該スイッチング用チップをパッケージ外部ピン等と接続する技術が開示されている。

特許文献２には、第１の半導体チップと第２の半導体チップとを重ね合わせた際に、重ならない夫々の上面又は下面から露出するパッドをパッケージ外部ピン等と接続する技術が開示されている。すなわち、第１の半導体チップはパッドおよびバンプを有する配線層とそれらを覆う不活性層を有し、当該配線層においてバンプとパッドとが配線を介して接続されている。当該パッドは、第１の半導体チップを第２の半導体チップと重ね合わせた際に重ならない領域に配置され、不活性層を通して露出している。第２の半導体チップもまたパッドおよびバンプを有する配線層とそれらを覆う不活性層を有し、当該配線層においてバンプとパッドとが配線を介して接続されている。当該パッドは、第２の半導体チップを第１の半導体チップと重ね合わせた際に重ならない領域に配置され、不活性層を通して露出している。また、夫々のバンプは、第１の半導体チップと第２の半導体チップとを重ね合わせた際に、接触するように不活性層を通して露出し配置されている。このような第１の半導体チップと第２の半導体チップとが重ね合わせた状態で、パッケージ基板に搭載され、第１の半導体チップのパッド及び第２の半導体チップのパッドがパッケージ基板のパッドと接続されている。

ちなみに、特許文献３には、半導体チップの上層に再配線層を形成する技術が開示されている。

特開平５−１３６６２号公報 特表２００３−５１６６３７号公報 特表２００３−５１４３８０号公報

近年、マルチチップ半導体集積回路は、小型化の要望が強まる一方である。
特許文献１の技術は、第１の半導体チップと第２の半導体チップとの間にスイッチング用チップを配置しているため、平面的に大型化する課題を有する。
特許文献２の技術は、第１の半導体チップと第２の半導体チップとを重ね合わせるため、高さ方向に大型化する課題を有する。

本発明に係るマルチチップ半導体集積回路は、パッケージ基板に第１の半導体チップ及び第２の半導体チップが搭載されており、前記第１の半導体チップの主面に形成された再配線層を介して前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給する。これにより、マルチチップ半導体集積回路は、再配線層を介して第１の半導体チップ又は第２の半導体チップの検査を良好に行うことができる。そのため、マルチチップ半導体集積回路の小型化に寄与できる。

本発明に係るマルチチップ半導体集積回路は、パッケージ基板に第１の半導体チップ及び第２の半導体チップが搭載されており、前記第１の半導体チップの主面に形成された第１の再配線層及び前記第２の半導体チップに形成された第２の再配線層を介して前記第１の半導体チップ又は前記第２の半導体チップに信号電源が供給される。これにより、マルチチップ半導体集積回路は、再配線層を介して第１の半導体チップ又は第２の半導体チップの検査を良好に行うことができる。そのため、マルチチップ半導体集積回路の小型化に寄与できる。

本発明によれば、小型のマルチチップ半導体集積回路を提供することができる。

本発明に係る実施の形態１のマルチチップ半導体集積回路を概略的に示す平面図である。 第１の半導体チップ及び再配線層を概略的に示す平面図である。 図１及び図２のＡ−Ａ断面図である。 図１及び図２のＢ−Ｂ断面図である。 図１及び図２のＣ−Ｃ断面図である。 図１及び図２のＤ−Ｄ断面図である。 本発明に係る実施の形態２のマルチチップ半導体集積回路を概略的に示す平面図である。 図７のＡ−Ａ断面図である。 図７のＢ−Ｂ断面図である。 図７のＣ−Ｃ断面図である。 図７のＤ−Ｄ断面図である。 図７のＥ−Ｅ断面図である。 図７のＦ−Ｆ断面図である。 図７のＧ−Ｇ断面図である。 図７のＨ−Ｈ断面図である。

本発明に係るマルチチップ半導体集積回路の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

＜実施の形態１＞
本発明に係る実施の形態１のマルチチップ半導体集積回路を、図面に基づいて説明する。

図１は、本発明に係る実施の形態１のマルチチップ半導体集積回路を概略的に示す平面図である。図２は、パッケージ基板及び再配線層を概略的に示す斜視透視図である。図３〜図６は、図１及び図２における各部位の断面図である。

マルチチップ半導体集積回路１は、パッケージ基板２に第１の半導体チップ３及び第２の半導体チップ４が搭載されており、第１の半導体チップ３の主面に形成された再配線層５を介して第１の半導体チップ３又は第２の半導体チップ４に信号電源が供給される。

パッケージ基板２は、図示を省略したリードやバンプ等を介して、外部回路（例えば、検査装置）と電気的に接続可能な構成とされている。パッケージ基板２の上面には、当該リードやバンプ等と配線を介して電気的に接続されたパーケージ電極が形成されている。本実施の形態では、第１の半導体チップ３又は第２の半導体チップ４に信号電源を供給する第１のパッケージ電極２１と、第１の半導体チップ３のみに信号電源を供給する第２のパッケージ電極２２と、第２の半導体チップ４のみに信号電源を供給する第３のパッケージ電極２３と、を有する。すなわち、第１及び第２のパッケージ電極２１、２２は、搭載される第１の半導体チップ３と第２の半導体チップ４との間の領域を除く、第１の半導体チップ３の周辺領域に形成されている。第３のパッケージ電極２３は、搭載される第１の半導体チップ３と第２の半導体チップ４との間の領域を除く、第２の半導体チップ４の周辺領域に形成されている。

第１の半導体チップ３及び第２の半導体チップ４は、具体的な図示は省略するが、通例の半導体チップと同様に駆動回路、複数の配線層を有し、最上層にボンディングパッドを有する。特に、第２の半導体チップ４の最上層には、第１の半導体チップ３の再配線層５と接続されるボンディングパッド４１が第１の半導体チップ３と対峙する側の辺に沿って複数形成されている。さらに第２の半導体チップ４の最上層には、第３のパッケージ電極２３と接続されるボンディングパッド４２が、他の辺に沿って複数形成されている。当該ボンディングパッド４２は、第３のパッケージ電極２３と接続線６を介して電気的に接続されている。

再配線層５は、図２に示すように、第１の半導体チップ３の主面上に形成されている。再配線層５は、絶縁膜５１と、第１のボンディングパッド５２と、第２のボンディングパッド５３と、第３のボンディングパッド５４と、ビア５５、５６と、配線５７と、を有する。
絶縁膜５１は、第１の半導体チップ３の主面上に形成されている。

第１のボンディングパッド５２は、再配線層５の絶縁膜５１上における第２の半導体チップ４と対峙する側の辺に沿って形成されている。第１のボンディングパッド５２は、図３に示すように、第１の半導体チップ３の配線３１に接続されたボンディングパッド３２の直上に形成されている。第１のボンディングパッド５２は、当該ボンディングパッド３２と絶縁膜５１に形成されたビア５５を介して電気的に接続されている。第１のボンディングパッド５２は、第２の半導体チップ４のボンディングパッド４１と接続線７を介して電気的に接続されている。

第２のボンディングパッド５３は、再配線層５の絶縁膜５１上における第１のボンディングパッド５２が形成された辺と隣接する辺に沿って、図４に示すように、第１の半導体チップ３の配線３１のみが形成された領域の直上に形成されている。又は第２のボンディングパッド５３は、第１のボンディングパッド５２が形成された辺の端部であって、図５に示すように、第１の半導体チップ３の何も形成されていない領域の直上に形成されている。一般的には、半導体チップをパッケージングする封止材料の熱収縮によって、隣接する配線同士が接触して短絡しないように、半導体チップの四隅部分に配線やボンディングパッドを形成しない。しかし、本実施の形態のようなマルチチップ構造の場合、半導体チップ同士が対峙する隅部においては、当該封止材料の収縮による影響が比較的少ない。そこで、第２のボンディングパッド５３は、第１の半導体チップ３における第２の半導体チップ４と対峙する側の隅部の上方に形成することができる。これにより、スペースを有効に利用することができる。第２のボンディングパッド５３は、第１のパッケージ電極２１と接続線８を介して電気的に接続されている。
この第１のボンディングパッド５２と第２のボンディングパッド５３とは、配線５７を介して電気的に接続されている。

第３のボンディングパッド５４は、再配線層５の絶縁膜５１上における第１のボンディングパッド５２が形成された辺の対辺に沿って形成されている。但し、第３のボンディングパッド５４は、第２のボンディングパッド５３が形成された辺に沿って形成されても良い。第３のボンディングパッド５４は、図６に示すように、第１の半導体チップ３の配線３１に接続されたボンディングパッド３２の直上に形成されている。第３のボンディングパッド５４は、当該ボンディングパッド３２と絶縁膜５１に形成されたビア５６を介して電気的に接続されている。第３のボンディングパッド５４は、第２のパッケージ電極２２と接続線９を介して電気的に接続されている。

このようなマルチチップ半導体集積回路１は、第１の半導体チップ３又は第２の半導体チップ４を検査する場合、リード又はバンプ等を介して検査装置に接続する。そして、第１の半導体チップ３の試験を行う場合、第１のパッケージ電極２１及び第２のパッケージ電極２２から信号電源を供給する。この際、再配線層５と接続線７を介して接続された第２の半導体チップ４から影響を受けないように、第２の半導体チップ４はリセット状態となるようパッケージ電極２３から必要な信号電源を供給する。これにより、第１の半導体チップ３のみを検査する資源を流用でき、当該第１の半導体チップ３の検査を行うことができる。

一方、第２の半導体チップ４の試験を行う場合、第１のパッケージ電極２１及び第３のパッケージ電極２３から信号電源を供給する。この際、再配線層５と接続線７を介して接続された第１の半導体チップ３から影響を受けないように、第１の半導体チップ３はリセット状態となるようパッケージ電極２２から必要な信号電源を供給する。これにより、第２の半導体チップ４のみを検査する資源を流用でき、当該第２の半導体チップ４の検査を行うことができる。

つまり、マルチチップ半導体集積回路１は、再配線層５を介して第１の半導体チップ３又は第２の半導体チップ４の検査をそれぞれ単体チップの検査で使われた資源を流用して、良好に行うことができる。そのため、マルチチップ半導体集積回路１の小型化に寄与できる。

また、第２の半導体チップ４に信号電源が供給されているということは、再配線層５と第２の半導体チップ４とを接続する接続線７が良好に接続状態にあるといえるので、当該接続線７の結線確認も行うことができる。

しかも、半導体チップが変わっても再配線層５に設けるパッド位置をパッケージ基板２に合わせることで、当該パッケージ基板２が汎用性を有する。そのため、マルチチップ半導体集積回路の夫々の半導体チップの検査コストの削減に寄与できる。

ちなみに、第１の半導体チップ３や第２の半導体チップ４のリセットは、例えば当該半導体チップに設けられている所謂リセットピンを操作することで行う。

＜実施の形態２＞
本発明に係る実施の形態２のマルチチップ半導体集積回路を、図面に基づいて説明する。但し、上記実施の形態１と重複する説明は省略する。
図７は、本発明に係る実施の形態２のマルチチップ半導体集積回路を概略的に示す平面図である。図８〜図１５は、図７における各部位の断面図である。

このマルチチップ半導体集積回路１００は、図７に示すように、パッケージ基板２に第１の半導体チップ３及び第２の半導体チップ４が搭載されており、第１の半導体チップ３の主面に形成された第１の再配線層５００及び第２の半導体チップ４の主面に形成された第２の再配線層５０００を介して第１の半導体チップ３又は第２の半導体チップ４に信号電源が供給される。

具体的に云うと、第１の再配線層５００は、第１の半導体チップ３の主面上に形成されている。第１の再配線層５００は、絶縁膜５０１と、第１のボンディングパッド５０２と、第２のボンディングパッド５０３と、第３のボンディングパッド５０４と、第４のボンディングパッド５０５と、ビア５０６〜５０８と、配線５０９と、を有する。

すなわち、本実施の形態の第１の再配線層５００は、上記実施の形態１の第１の再配線層５と略同様の構成とされている。
絶縁膜５０１は、図８等に示すように、第１の半導体チップ３の主面上に形成されている。

第１のボンディングパッド５０２は、上記実施の形態１の第１のボンディングパッド５２に対応する。つまり、第１のボンディングパッド５０２は、第１の再配線層５００の絶縁膜５０１上における第２の半導体チップ４と対峙する側の辺に沿って形成されている。第１のボンディングパッド５０２は、図８に示すように、第１の半導体チップ３の配線３１に接続されたボンディングパッド３２の直上に形成されている。第１のボンディングパッド５０２は、当該ボンディングパッド３２と絶縁膜５０１に形成されたビア５０６を介して電気的に接続されている。この第１のボンディングパッド５０２は、第２の再配線層５０００の第３のボンディングパッド５００４と接続線１０１を介して電気的に接続されている。

第２のボンディングパッド５０３は、上記実施の形態１の第２のボンディングパッド５３に対応する。第２のボンディグパッド５０３は、第１の再配線層５００の絶縁膜５０１上における第１のボンディングパッド５０２が形成された辺と隣接する辺に沿って、第１の半導体チップ３の配線３１のみが形成された領域の直上に形成されている。又は第２のボンディングパッド５０３は、第１のボンディングパッド５０２が形成された辺の端部であって、図９に示すように、第１の半導体チップ３の何も形成されていない領域の直上に形成されている。すなわち、本実施の形態でも、第２のボンディングパッド５０３は、第１の半導体チップ３における第２の半導体チップ４と対峙する側の隅部の上方に形成することができる。これにより、スペースを有効に利用することができる。ちなみに、本実施の形態では、第２のボンディングパッド５０３は、第１の半導体チップ３における第２の半導体チップ４と対峙する側の隅部の上方のみに形成されている。第２のボンディングパッド５０３は、第１のパッケージ電極２１と接続線１０２を介して電気的に接続されている。
この第１のボンディングパッド５０２と第２のボンディングパッド５０３とは、配線５０９を介して電気的に接続されている。

第３のボンディングパッド５０４は、第１の再配線層５００の絶縁膜５０１上における第１のボンディングパッド５０２が形成された辺に沿って形成されている。第３のボンディングパッド５０４は、図１０に示すように、第１の半導体チップ３の配線３１に接続されたボンディングパッド３２の直上に形成されている。第３のボンディングパッド５０４は、当該ボンディングパッド３２と絶縁膜５０１に形成されたビア５０７を介して電気的に接続されている。第３のボンディングパッド５０４は、第２の再配線層５０００の第１のボンディングパッド５００２と接続線１０３を介して電気的に接続されている。

第４のボンディングパッド５０５は、上記実施の形態１の第３のボンディングパッド５４に対応する。第４のボンディングパッド５０５は、第１の再配線層５００の絶縁膜５０１上における第１のボンディングパッド５０２が形成された辺の対辺に沿って形成されている。但し、第４のボンディングパッド５０５は、第２のボンディングパッド５０３が形成された辺に沿って形成されても良い。第４のボンディングパッド５０５は、図１１に示すように、第１の半導体チップ３の配線３１に接続されたボンディングパッド３２の直上に形成されている。第４のボンディングパッド５０５は、当該ボンディングパッド３２と絶縁膜５０１に形成されたビア５０８を介して電気的に接続されている。第４のボンディングパッド５０５は、第２のパッケージ電極２２と接続線１０４を介して電気的に接続されている。

第２の再配線層５０００は、第２の半導体チップ４の主面上に形成されている。第２の再配線層５０００は、絶縁膜５００１と、第１のボンディングパッド５００２と、第２のボンディングパッド５００３と、第３のボンディングパッド５００４と、第４のボンディングパッド５００５と、ビア５００６〜５００８と、配線５００９と、を有する。
絶縁膜５００１は、第２の半導体チップ４の主面上に形成されている。

第１のボンディングパッド５００２は、第２の再配線層５０００の絶縁膜５００１上における第１の半導体チップ３と対峙する側の辺に沿って形成されている。第１のボンディングパッド５００２は、図１２に示すように、第２の半導体チップ４の配線４３に接続されたボンディングパッド４４の直上に形成されている。第１のボンディングパッド５００２は、当該ボンディングパッド４４と絶縁膜５００１に形成されたビア５００６を介して電気的に接続されている。第１のボンディングパッド５００２は、第１の再配線層５００の第３のボンディングパッド５０４と接続線１０３を介して電気的に接続されている。

第２のボンディングパッド５００３は、第２の再配線層５０００の絶縁膜５００１上における第１のボンディングパッド５００２が形成された辺と隣接する辺に沿って、第２の半導体チップ４の配線４３のみが形成された領域の直上に形成されている。又は第２のボンディングパッド５００３は、第１のボンディングパッド５００２が形成された辺の端部であって、図１３に示すように、第２の半導体チップ４の何も形成されていない領域の直上に形成されている。つまり、本実施の形態でも、第２のボンディングパッド５００３は、第２の半導体チップ４における第１の半導体チップ３と対峙する側の隅部の上方に形成することができる。これにより、スペースを有効に利用することができる。ちなみに、本実施の形態では、第２のボンディングパッド５００３は、第２の半導体チップ４における第１の半導体チップ３と対峙する側の隅部の上方にのみ形成されている。第２のボンディングパッド５００３は、第１のパッケージ電極２１と接続線１０５を介して電気的に接続されている。
この第１のボンディングパッド５００２と第２のボンディングパッド５００３とは、配線５００９を介して電気的に接続されている。

第３のボンディングパッド５００４は、第２の再配線層５０００の絶縁膜５００１上における第１のボンディングパッド５００２が形成された辺に沿って形成されている。第３のボンディングパッド５００４は、図１４に示すように、第２の半導体チップ４の配線４３に接続されたボンディングパッド４４の直上に形成されている。第３のボンディングパッド５００４は、当該ボンディングパッド４４と絶縁膜５００１に形成されたビア５００７を介して電気的に接続されている。第３のボンディングパッド５００４は、第１の再配線層５００の第１のボンディングパッド５０２と接続線１０１を介して電気的に接続されている。

第４のボンディングパッド５００５は、第２の再配線層５０００の絶縁膜５００１上における第１のボンディングパッド５００２が形成された辺の対辺に沿って形成されている。但し、第４のボンディングパッド５００５は、第２のボンディングパッド５００３が形成された辺に沿って形成されても良い。第４のボンディングパッド５００５は、図１５に示すように、第２の半導体チップ４の配線４３に接続されたボンディングパッド４４の直上に形成されている。第４のボンディングパッド５００５は、当該ボンディングパッド４４と絶縁膜５００１に形成されたビア５００８を介して電気的に接続されている。第４のボンディングパッド５００５は、第３のパッケージ電極２３と接続線１０６を介して電気的に接続されている。

このようなマルチチップ半導体集積回路１００は、第１の半導体チップ３又は第２の半導体チップ４を検査する場合、リード又はバンプ等を介して検査装置に接続する。そして、第１の半導体チップ３の試験を行う場合、第１のパッケージ電極２１及び第２のパッケージ電極２２から信号電源を供給する。この際、第１の再配線層５００と第２の再配線層５０００とを接続する接続線１０１を介して当該第２の半導体チップ４に信号電源が供給される。さらに第２の再配線層５０００を介して当該第２の半導体チップ４に信号電源が供給される。そのため、第２の半導体チップ４はリセット状態とする。これにより、第１の再配線層５００及び第２の再配線層５０００を介して第１の半導体チップ３のみを検査する資源を流用でき、当該第１の半導体チップ３の検査を行うことができる。また、第１の半導体チップ３に信号電源が供給されているということは、第１の再配線層５００と第２の再配線層５０００とを接続する接続線１０１が良好に接続状態にあるといえるので、当該接続線１０１の結線確認も行うことができる。

一方、第２の半導体チップ４の試験を行う場合、第１のパッケージ電極２１及び第３のパッケージ電極２３から信号電源を供給する。この際、第１の再配線層５００を介して当該第１の半導体チップ３に信号電源が供給される。さらに第１の再配線層５００と第２の再配線層５０００とを接続する接続線１０３を介して当該第１の半導体チップ３に信号電源が供給される。そのため、第１の半導体チップ３はリセット状態とする。これにより、第１の再配線層５００及び第２の再配線層５０００を介して第２の半導体チップ４のみを検査する資源を流用でき、当該第２の半導体チップ４の検査を行うことができる。

つまり、マルチチップ半導体集積回路１００は、第１の再配線層５００及び第２の再配線層５０００を介して第１の半導体チップ３又は第２の半導体チップ４の検査をそれぞれ単体チップの検査で使われた資源を流用して、良好に行うことができる。そのため、マルチチップ半導体集積回路１００の小型化に寄与できる。

また、第２の半導体チップ４に信号電源が供給されているということは、第１の再配線層５００と第２の再配線層５０００とを接続する接続線１０１、１０３が良好に接続状態にあるといえるので、当該接続線１０１、１０３の結線確認も行うことができる。

しかも、半導体チップが変わっても再配線層５００、５０００に設けるパッド位置をパッケージ基板２２に合わせることで、当該パッケージ基板２が汎用性を有する。そのため、マルチチップ半導体集積回路の夫々の半導体チップの検査コストの削減に寄与できる。

ちなみに、第１の半導体チップ３や第２の半導体チップ４のリセットは、例えば当該半導体チップに設けられている所謂リセットピンを操作することで行う。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、第１のボンディングパッドを下層の半導体チップのボンディングパッドとビアを介して接続しているが、第２のボンディングパッドを下層の半導体チップのボンディングパッドとビアを介して接続しても良い。また、上記実施の形態の第２及び第４のボンディングパッドの配置は、例示であって、特に限定されず、適宜変更される。

１ マルチチップ半導体集積回路
２ パッケージ基板
３ 第１の半導体チップ
４ 第２の半導体チップ
５ 再配線層
６〜９ 接続線
２１ 第１のパッケージ電極
２２ 第２のパッケージ電極
２３ 第３のパッケージ電極
３１ 配線
３２ ボンディングパッド
４１、４２ ボンディングパッド
４３ 配線
４４ ボンディングパッド
５１ 絶縁膜
５２ 第１のボンディングパッド
５３ 第２のボンディングパッド
５４ 第３のボンディングパッド
５５、５６ ビア
５７ 配線
１００ マルチチップ半導体集積回路
１０１〜１０６ 接続線
５００ 第１の再配線層
５０１ 絶縁膜
５０２ 第１のボンディングパッド
５０３ 第２のボンディングパッド
５０４ 第３のボンディングパッド
５０５ 第４のボンディングパッド
５０６〜５０８ ビア
５０９ 配線
５０００ 第２の再配線層
５００１ 絶縁膜
５００２ 第１のボンディングパッド
５００３ 第２のボンディングパッド
５００４ 第３のボンディングパッド
５００５ 第４のボンディングパッド
５００６〜５００８ ビア
５００９ 配線

Claims (11)

1. パッケージ基板に第１の半導体チップ及び第２の半導体チップが搭載されており、前記第１の半導体チップの主面に形成された再配線層を介して前記第１の半導体チップ又は前記第２の半導体チップに信号電源が供給されるマルチチップ半導体集積回路。
2. パッケージ基板と、
   前記パッケージ基板に搭載された第１の半導体チップ及び第２の半導体チップと、
   前記第１の半導体チップの主面に形成された再配線層と、
   前記第２の半導体チップにおけるボンディングパッドと、前記再配線層の第１のボンディングパッドとを接続する接続線と、
   前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と、前記再配線層の第２のボンディングパッドとを接続する接続線と、
   前記再配線層における前記第１のボンディングパッドと前記第２のボンディングパッドとを接続する配線と、
   前記第１の半導体チップにおけるボンディングパッドと、前記再配線層の第１のボンディングパッド又は第２のボンディングパッドとを接続するビアと、
   を備えることを特徴とする請求項１に記載のマルチチップ半導体集積回路。
3. 前記再配線層の第１のボンディングパッドは、前記第１の半導体チップにおけるボンディングパッドと接続されており、前記再配線層の第２のボンディングパッドは、前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と接続され、
   前記第１の半導体チップにおける前記再配線層の第２のボンディングパッドは、前記第２の半導体チップと対峙する側の隅部の上方に形成されていることを特徴とする請求項２に記載のマルチチップ半導体集積回路。
4. 前記パッケージ基板における前記第１の半導体チップのみに信号電源を供給するパッケージ電極と前記再配線層の第３のボンディングパッドとを接続する接続線と、
   前記再配線層の第３のボンディングパッドと前記第１の半導体チップにおけるボンディングパッドとを接続するビアと、
   を備えることを特徴とする請求項２又は３に記載のマルチチップ半導体集積回路。
5. 前記パッケージ基板における前記第２の半導体チップのみに信号電源を供給するパッケージ電極と、前記第２の半導体チップにおける前記パッケージ電極と接続されるボンディングパッドとを接続する接続線を備えることを特徴とする請求項２乃至４のいずれか１項に記載のマルチチップ半導体集積回路。
6. パッケージ基板に第１の半導体チップ及び第２の半導体チップが搭載されており、前記第１の半導体チップの主面に形成された第１の再配線層及び前記第２の半導体チップに形成された第２の再配線層を介して前記第１の半導体チップ又は前記第２の半導体チップに信号電源が供給されるマルチチップ半導体集積回路。
7. パッケージ基板と、
   前記パッケージ基板に搭載された第１の半導体チップ及び第２の半導体チップと、
   前記第１の半導体チップの主面に形成された第１の再配線層と、
   前記第２の半導体チップの主面に形成された第２の再配線層と、
   前記第１の再配線層の第１のボンディングパッドと、前記第２の再配線層の第３のボンディングパッドとを接続する接続線と、
   前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と、前記第１の再配線層の第２のボンディングパッドとを接続する接続線と、
   前記第１の再配線層における前記第１のボンディングパッドと前記第２のボンディングパッドとを接続する配線と、
   前記第１の再配線層における第１のボンディングパッド又は第２のボンディングパッドと、前記第１の半導体チップのボンディングパッドと、を接続するビアと、
   前記第１の再配線層における第３のボンディングパッドと、前記第１の半導体チップのボンディングパッドとを接続するビアと、
   前記第２の再配線層の第１のボンディングパッドと、前記第１の再配線層の第３のボンディングパッドとを接続する接続線と、
   前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と、前記第２の再配線層の第２のボンディングパッドとを接続する接続線と、
   前記第２の再配線層における前記第１のボンディングパッドと前記第２のボンディングパッドとを接続する配線と、
   前記第２の再配線層における第１のボンディングパッド又は第２のボンディングパッドと、前記第２の半導体チップのボンディングパッドとを接続するビアと、
   前記第２の再配線層における第３のボンディングパッドと、前記第２の半導体チップのボンディングパッドとを接続するビアと、
   を備えることを特徴とする請求項６に記載のマルチチップ半導体集積回路。
8. 前記第１の再配線層の第１のボンディングパッドは、前記第１の半導体チップのボンディングパッドと接続されており、前記第１の再配線層の第２のボンディングパッドは、前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と接続され、
   前記第１の再配線層の第２のボンディングパッドは、前記第１の半導体チップにおける前記第２の半導体チップと対峙する側の隅部の上方に形成されていることを特徴とする請求項７に記載のマルチチップ半導体集積回路。
9. 前記パッケージ基板における前記第１の半導体チップのみに信号電源を供給するパッケージ電極と前記第１の再配線層の第４のボンディングパッドとを接続する接続線と、
   前記第１の再配線層における前記第４のボンディングパッドと前記第１の半導体チップのボンディングパッドとを接続するビアと、
   を備えることを特徴とする請求項７又は８に記載のマルチチップ半導体集積回路。
10. 前記第２の再配線層の第１のボンディングパッドは、前記第２の半導体チップのボンディングパッドと接続されており、前記第２の再配線層の第２のボンディングパッドは、前記パッケージ基板における前記第１の半導体チップ又は前記第２の半導体チップに信号電源を供給するパッケージ電極と接続され、
    前記第２の再配線層の第２のボンディングパッドは、前記第２の半導体チップにおける前記第１の半導体チップと対峙する側の隅部の上方に形成されていることを特徴とする請求項７乃至９のいずれか１項に記載のマルチチップ半導体集積回路。
11. 前記パッケージ基板における前記第２の半導体チップのみに信号電源を供給するパッケージ電極と前記第２の再配線層の第４のボンディングパッドとを接続する接続線と、
    前記第２の再配線層における前記第４のボンディングパッドと前記第２の半導体チップのボンディングパッドとを接続するビアと、
    を備えることを特徴とする請求項７乃至１０のいずれか１項に記載のマルチチップ半導体集積回路。

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