JP2016163011A - 半導体装置および製造方法、並びに電子機器 - Google Patents

半導体装置および製造方法、並びに電子機器 Download PDF

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Abstract

【課題】半導体チップの接合を容易に行うことができるようにするものである。【解決手段】バンプは、半導体チップ上に形成される。レンズ材は、半導体チップ上のバンプ以外の領域に形成される。本開示は、例えば、画素を駆動する周辺回路が形成された半導体チップと、レンズ材が積層される画素領域が形成された半導体チップが、フリップチップボンディングされたCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等に適用することができる。【選択図】図６

Description

本開示は、半導体装置および製造方法、並びに電子機器に関し、特に、半導体チップの接合を容易に行うことができるようにした半導体装置および製造方法、並びに電子機器に関する。
半導体チップ同士を、バンプを用いたフリップチップボンディングにより、電気的に接続することにより、従来のワイヤーボンディングを用いた接続に比べて、接続部の多ピン化および低容量化を可能にし、半導体チップ間のデータのやり取りを高速化する技術が考案されている（例えば、特許文献１参照）。
この技術の応用として、表面型の固体撮像装置の集光面側に周辺回路をフリップチップボンディングで積層させる技術がある。表面型の固体撮像装置の集光面側でフリップチップボンディングを行うためには、集光面にバンプを形成する必要がある。しかしながら、集光面にはオンチップレンズと呼ばれる集光構造が形成されており、このオンチップレンズを構成する有機物などのレンズ材は、画素領域だけでなく周辺回路領域も含む集光面の全面に積層されている。そのため、半導体基板に形成されるバンプ接続用電極パッドとバンプを接続するためにレンズ材を開口し、その開口の上にバンプを形成することになる。
この場合、レンズ材の厚み分だけ開口の深さが深くなるため、バンプを高精度に形成することが困難になる。このことは、固体撮像装置だけでなく、ポリミイドなどの樹脂を保護膜として用いている素子においても同様である。
以上のように、バンプが形成される領域にレンズ材が存在する場合、半導体チップの接合を容易に行うことができない。
一方、光電変換素子と接続用電極などが形成される第１の半導体チップと、A/D変換回路や信号処理回路、論理演算回路などと接続用電極が形成される第２の半導体チップとを、対向させてバンプで接合することにより積層した固体撮像装置がある。
通常、カメラなどに用いられる固体撮像装置の画素数は、数百万から数千万であるため、接続用電極が多く必要となり、接続用電極は数十umピッチの高密度で配置されている。
高密度に配置された接続用電極を正確に接続するためには、第１の半導体チップと第２の半導体チップにそれぞれアライメントマークを配置し、アライメントマークに基づいて精密に位置合わせを行いながらバンプ接合を行う必要がある。
バンプ接合の方法としては、チップオンチップ接合方法（例えば、特許文献２参照）、チップオンウエハ接合方法（例えば、特許文献３参照）などがある。チップオンチップ接合方法は、半導体チップ同士を半導体チップ単位で接合する方法であり、接合効率が低く、大量生産には向かない。
チップオンウエハ接合方法は、第１の半導体チップが行列状に配置された半導体ウエハに対して、第２の半導体チップを複数接合する方法である。この方法では、チップオンチップ接合方法に比べて接合効率が良くなるが、半導体ウエハに対して第２の半導体チップが１つずつ接合される場合、各半導体ウエハの接合に要する時間は接合する第２の半導体チップの数に比例して長くなる。これによりスループットが低下するだけでなく、バンプ接合に必要な熱処理の時間も長くなるため、半導体ウエハに与える熱負荷が大きくなる。
また、半導体ウエハに対して第２の半導体チップが複数まとめて接合される場合、半導体ウエハあたりの接合回数が減少するため、接合に要する時間は短縮されるが、予め半導体チップをミラー反転して対称軸を持たせておくという設計制約が必要となる（例えば、特許文献４および５参照）。しかしながら、固体撮像装置は第１の半導体チップに投影されたレンズ像から画像信号を得るため、東西南北といった物理的な配置を安易に変更することはできない。即ち、ミラー反転などの設計制約を課すことは困難である。従って、半導体チップの接合を容易に行うことができない。
特開2006-49361号公報 特開2011-243612号公報 特開2001-196528号公報 特開2001-168383号公報 特表2012-503884号公報
以上のように、半導体チップの接合を容易に行うことはできなかった。
本開示は、このような状況に鑑みてなされたものであり、半導体チップの接合を容易に行うことができるようにするものである。
本開示の第１の側面の半導体装置は、半導体基板上に形成されたバンプと、前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材とを備える半導体装置である。
本開示の第１の側面の電子機器は、本開示の第１の側面の半導体装置に対応する。
本開示の第１の側面においては、半導体基板上に形成されたバンプと、前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材とが備えられる。
本開示の第２の側面の製造方法は、半導体基板上に形成されたバンプと、前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材とを備える半導体装置の製造方法である。
本開示の第２の側面においては、半導体基板上に形成されたバンプと、前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材とを備える半導体装置が製造される。
本開示の第３の側面の半導体装置は、外形が矩形である第１乃至第３の半導体チップを備え、前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となるように構成された半導体装置である。
本開示の第３の側面の電子機器は、本開示の第３の側面の半導体装置に対応する。
本開示の第３の側面においては、外形が矩形である第１乃至第３の半導体チップが備えられ、前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる。
本開示の第４の側面の製造方法は、外形が矩形である第１乃至第３の半導体チップを備え、前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となるように構成された半導体装置の製造方法である。
本開示の第４の側面においては、外形が矩形である第１乃至第３の半導体チップを備え、前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となるように構成された半導体装置が製造される。
本開示の第１および第３の側面によれば、半導体チップの接合を容易に行うことができる。
また、本開示の第２の側面によれば、半導体チップの接合を容易に可能にする半導体装置を製造することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示を適用した半導体装置としてのCMOSイメージセンサの第１実施の形態の構成例を示すブロック図である。 図１のCMOSイメージセンサの第１の構造例を示す図である。 図２のCMOSイメージセンサの製造方法の概要を説明する図である。 バンプの形成方法の詳細を説明する図である。 レンズ材が半導体チップの光の照射側の全面に積層される場合のバンプの構造例を示す図である。 図１のCMOSイメージセンサの第２の構造例を示す断面図である。 図１のCMOSイメージセンサの第３の構造例の概略を示す断面図である。 図１のCMOSイメージセンサの第４の構造例の概略を示す断面図である。 開口領域の例を説明する図である。 開口領域の他の例を説明する図である。 図７の領域の形状の例を示す図である。 図７の領域の形状の他の例を示す図である。 図７の領域の形状のさらに他の例を示す図である。 本開示を適用したCMOSイメージセンサの第２実施の形態の構成例の概要を示す図である。 図１４のCMOSイメージセンサのダイシング前の構成例を示す斜視図である。 図１５のＡ−Ａ断面図である。 北チップと南チップが別々に形成されるCMOSイメージセンサの構造例を示す図である。 図１４のCMOSイメージセンサの製造方法を説明する斜視図である。 本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。 上述のCMOSイメージセンサを使用する使用例を示す図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図１３）
２．第２実施の形態：CMOSイメージセンサ（図１４乃至図１８）
３．第３実施の形態：撮像装置（図１９）
４．CMOSイメージセンサの使用例（図２０）
＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図１は、本開示を適用した半導体装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの第１実施の形態の構成例を示すブロック図である。
CMOSイメージセンサ１０は、半導体チップ１１と半導体チップ１２がバンプ１３を介して接続することにより構成される。半導体チップ１１と半導体チップ１２は、それぞれ、シリコン基板等の半導体基板とCuやAlなどの金属配線層からなる。
半導体チップ１１には、画素領域２１、画素駆動線２２、垂直信号線２３、垂直駆動部２４、カラム処理部２５−１、およびシステム制御部２７が形成される。また、半導体チップ１２には、カラム処理部２５−２、水平駆動部２６、およびメモリ・信号処理部２８が形成される。
画素領域２１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が、行列状に２次元配置され、撮像を行う。また、画素領域２１には、行列状の画素に対して行ごとに画素駆動線２２が形成され、列ごとに垂直信号線２３が形成される。
垂直駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域２１の各画素を行単位等で駆動する。垂直駆動部２４の各行に対応した図示せぬ出力端には、画素駆動線２２の一端が接続されている。垂直駆動部２４の具体的な構成について図示は省略するが、垂直駆動部２４は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線２２と接続する出力端から選択信号等を出力する。これにより、読み出し走査系により選択された行の画素は、光電変換素子に蓄積された電荷の電気信号を画素信号として読み出し、垂直信号線２３に供給する。
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し走査系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線２２と接続する出力端からリセット信号を出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
カラム処理部２５−１は、画素領域２１の列ごとに設けられた信号処理回路の一部であり、カラム処理部２５−２は、他部である。カラム処理部２５−１とカラム処理部２５−２は、バンプ１３を介して接続することにより、画素領域２１の列ごとに設けられた信号処理回路を構成する。各信号処理回路は、選択行の各画素から垂直信号線２３を通して出力される画素信号に対して、A/D変換処理、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等の信号処理を行う。各信号処理回路は、信号処理後の画素信号を一時的に保持する。
水平駆動部２６は、シフトレジスタやアドレスデコーダなどによって構成され、各列の信号処理回路を順番に選択する。この水平駆動部２６による選択走査により、各信号処理回路で信号処理された画素信号が順番にメモリ・信号処理部２８に出力される。
システム制御部２７は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成される。システム制御部２７は、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部２４、カラム処理部２５−１、カラム処理部２５−２、および水平駆動部２６を制御する制御信号を生成する。
システム制御部２７は、垂直駆動部２４を制御する制御信号を垂直駆動部２４に供給し、カラム処理部２５−１を制御する制御信号をカラム処理部２５−１に供給する。また、システム制御部２７は、カラム処理部２５−２を制御する制御信号を、バンプ１３を介してカラム処理部２５−２に供給し、水平駆動部２６を制御する制御信号を、バンプ１３を介して水平駆動部２６に供給する。
メモリ・信号処理部２８は、水平駆動部２６から出力される画素信号に対して種々の信号処理を行う。このとき、メモリ・信号処理部２８は、必要に応じて、信号処理の途中結果などを内蔵するメモリに格納し、必要なタイミングで参照する。メモリは、例えば、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。メモリ・信号処理部２８は、信号処理後の画素信号を出力する。
（CMOSイメージセンサの第１の構造例）
図２Ａは、図１のCMOSイメージセンサ１０の第１の構造例を示す断面図であり、図２Ｂは、CMOSイメージセンサ１０の第１の構造例を光の照射側から見た図である。
図２Ａおよび図２Ｂに示すように、半導体チップ１１には、画素領域２１等が形成される。また、半導体チップ１１の半導体チップ１２に対応する領域には、カラム処理部２５−１およびシステム制御部２７からなる周辺回路部５１が形成される。さらに、半導体チップ１１には、ワイヤーボンディング用電極パッド５２が形成される。
また、周辺回路部５１には、バンプ接続用電極パッド５３Ａが形成される。半導体チップ１１の光の照射側には、バンプ接続用電極パッド５３Ａとワイヤーボンディング用電極パッド５２に対応する領域を開口するように、SiNなどのパッシベーション５４Ａが形成される。バンプ接続用電極パッド５３Ａには、パッシベーション５４Ａの開口を介してバンプ(マイクロバンプ)１３が接続される。
一方、半導体チップ１２（のカラム処理部２５−２）には、バンプ接続用電極パッド５３Ｂが形成される。また、半導体チップ１２の光の照射側と反対側には、バンプ接続用電極パッド５３Ｂに対応する領域を開口するように、SiNなどのパッシベーション５４Ｂが形成される。バンプ接続用電極パッド５３Ｂには、パッシベーション５４Ｂの開口を介してバンプ１３が接続される。そして、半導体チップ１２は、半導体チップ１２上のバンプ１３と半導体チップ１１上のバンプ１３を介して、半導体チップ１１の光の照射側に接合される。即ち、半導体チップ１１の光の照射側に半導体チップ１２が、フリップチップボンディングされる。
半導体チップ１１と半導体チップ１２との間には、機械強度を保つためにアンダーフィル樹脂５５が充填されている。半導体チップ１１上の半導体チップ１２の接合領域の周囲には、アンダーフィル樹脂５５の充填時の接合領域以外の領域へのアンダーフィル樹脂５５の流出を防止するダム５６が形成されるため、アンダーフィル樹脂５５はダム５６の内側にのみ広がる。
また、半導体チップ１１の光の照射側には、バンプ１３以外の領域のうちの画素領域２１に、有機物などのレンズ材５７が形成される。レンズ材５７は、１種類の有機物により構成されてもよいし、２種類以上の有機物が積層されることにより構成されてもよい。レンズ材５７を構成する有機物の上には、反射防止膜として、SiO2，SiNなどの薄い無機膜が積層されるようにしてもよい。
レンズ材５７は、画素領域２１においてオンチップレンズとして機能し、照射された光を画素領域２１に集光させる。半導体チップ１１上の画素領域２１以外の領域５８には、レンズ材５７が形成されない。即ち、レンズ材５７は、画素領域２１以外の領域５８が開口されている。
なお、図示は省略するが、レンズ材５７と画素領域２１の間には、実際には、カラーフィルタなどが形成される。
（CMOSイメージセンサの製造方法の説明）
図３は、図２のCMOSイメージセンサ１０の製造方法の概要を説明する図である。
まず、図３Ａに示すように、画素領域２１、周辺回路部５１、およびワイヤーボンディング用電極パッド５２が形成された半導体チップ１１の光の照射側の全面に、パッシベーション５４Ａとレンズ材５７が積層される。
次に、図３Ｂに示すように、レンズ材５７の画素領域２１以外の領域５８がエッチングされ、開口される。その後、図３Ｃに示すように、バンプ１３とバンプ接続用電極パッド５３Ａを接続するために、パッシベーション５４Ａのバンプ接続用電極パッド５３Ａに対応する領域がエッチングされて、バンプ用開口部７１が形成される。また、ワイヤーボンディングとワイヤーボンディング用電極パッド５２を接続するために、ワイヤーボンディング用電極パッド５２に対応する領域がエッチングされて、ワイヤーボンディング用開口部７２が形成される。そして、図３Ｄに示すように、周辺回路部５１のバンプ接続用電極パッド５３Ａにバンプ１３が形成され、周辺回路部５１上の半導体チップ１２の接合領域の周囲にダム５６が形成される。
その後、図３Ｅに示すように、バンプ１３と接続するバンプ接続用電極パッド５３Ｂが形成された半導体チップ１２が、半導体チップ１１と半導体チップ１２のバンプ１３同士を接続するように、半導体チップ１１の周辺回路部５１上に接合される。そして、半導体チップ１１と半導体チップ１２の間にアンダーフィル樹脂５５が充填される。
図４は、半導体チップ１１のバンプ１３の形成方法の詳細を説明する、周辺回路部５１付近の拡大図である。
まず、図４Ａに示すように、シードメタル７３が堆積される。その後、図４Ｂに示すように、フォトリソグラフィーが行われ、バンプ１３を形成する領域以外の領域にレジスト７４が形成される。
次に、図４Ｃに示すように、レジスト７４をマスクとして用いて、半田のメッキ成長が行われることにより、半田７５が形成される。その後、図４Ｄに示すように、レジスト７４が除去される。そして、図４Ｅに示すように、半田７５以外の領域のシードメタル７３がエッチングされる。最後に、図４Ｆに示すように、リフローが行われ、バンプ１３が形成される。
これに対して、レンズ材５７が、半導体チップ１１の光の照射側の全面に積層される場合、図５に示すように、バンプ接続用電極パッド５３Ａの光の照射側に、パッシベーション５４Ａに加えてレンズ材５７が存在する。従って、パッシベーション５４Ａとレンズ材５７を開口し、開口部８１を形成する必要がある。従って、開口部８１の深さと開口幅のアスペクト比が大きくなる。
これにより、バンプ１３の形成時の半田やシードメタル７３の埋め込み性が悪化したり、リソグラフィー時の露光・現像不足によるレジスト残渣が発生しやすくなったりする。その結果、バンプ１３の形成異常などが発生する。
また、レンズ材５７は、有機物により構成されるため、パッシベーション５４Ａの開口部８１のエッチング時に、パッシベーション５４Ａの開口部８１周辺のレンズ材５７からガスが発生したり、エッチングガスと反応して反応生成物ができたりする。また、レンズ材５７が、パッシベーション５４Ａに比べてもろい材料である場合、パッシベーション５４Ａの開口部８１のエッチング時に、レンズ材５７が物理的にエッチングされて飛散し、飛散したレンズ材５７が、パッシベーション５４Ａの開口部８１のエッチングを阻害する。これにより、パッシベーション５４Ａの開口部８１に異常が発生し、バンプ１３の形成異常や接続抵抗の悪化などが発生する。
バンプ１３の微細化やバンプ１３のピッチの狭幅化が進むと、開口部８１のアスペクト比はより大きくなるため、上述したバンプ１３の形成時の問題は顕著になる。しかしながら、カラム処理部２５−２を半導体チップ１１とは別の半導体チップ１２に形成し、フリップチップボンディングするCMOSイメージセンサ１０では、バンプ１３を増加させることで高速動作が可能になる。従って、半導体チップ１２の限られたサイズの中に、より多くのバンプ１３を配列することが望まれており、バンプ１３の微細化やバンプ１３のピッチの狭幅化が必須である。また、レンズ材５７が厚い場合も、開口部８１のアスペクト比が大きくなるため、上述したバンプ１３の形成時の問題は顕著になる。
なお、ワイヤーボンディング用電極パッド５２は十分に大きいため、ワイヤーボンディング用電極パッド５２に形成されるワイヤーボンディング用開口部７２のエッチングでは、周囲のレンズ材５７の影響が小さい。また、ワイヤボールは、リソグラフィーではなく、超音波と圧力で機械的に合金を形成し、圧着することにより形成されるため、バンプ１３の形成時のような問題は発生しない。
一方、CMOSイメージセンサ１０では、少なくともバンプ１３およびワイヤーボンディング用電極パッド５２が形成される領域において開口されているので、図４Ｅに示すように、バンプ用開口部７１のアスペクト比は、図５の開口部８１に比べて小さくなる。従って、バンプ１３の形成時の半田やシードメタル７３の埋め込み性を改善することができる。また、現像などのウェット処理時に液の流れが妨害されない。その結果、リソグラフィー時の露光・現像不足によるレジスト７４の残渣などの発生を抑制することができる。さらに、パッシベーション５４Ａのバンプ用開口部７１のエッチング時に、周辺のレンズ材５７に起因するエッチング阻害が発生することを防止することができる。
（画素領域と周辺回路の第２の構造例）
図６は、図１のCMOSイメージセンサ１０の第２の構造例を示す断面図である。
図６のCMOSイメージセンサ１０の構造は、レンズ材５７が、半導体チップ１２に対応する、半導体チップ１１上のダム５６の内側（ダム５６を含む）の全領域である領域９１とワイヤーボンディング用電極パッド５２以外の領域に形成される点を除いて、図２の構造と同一である。
即ち、図６の例では、レンズ材５７は、半導体チップ１２に対応する、半導体チップ１２より大きい半導体チップ１１上の領域９１と、ワイヤーボンディング用電極パッド５２の領域を開口するように形成される。
例えば、ダム５６が、半導体チップ１２の端から200um程度離れた位置に形成される場合、半導体チップ１１上の半導体チップ１２が接合される領域の端から200umの周囲のレンズ材５７が開口される。
（画素領域と周辺回路の第３の構造例）
図７は、図１のCMOSイメージセンサ１０の第３の構造例の概略を示す断面図である。
図７のCMOSイメージセンサ１０の構造は、レンズ材５７が、半導体チップ１１上のダム５６の内側（ダム５６を含む）の一部の半導体チップ１２のサイズより大きい領域９２のみとワイヤーボンディング用電極パッド５２とを開口するように形成される点を除いて、図２の構造と同一である。
即ち、図７の例では、レンズ材５７は、半導体チップ１２に対応する、半導体チップ１２のサイズより大きく、かつ、ダム５６の内側（ダム５６を含む）の領域より小さい半導体チップ１１上の領域と、ワイヤーボンディング用電極パッド５２とを開口するように形成される。
以上のように、図６と図７の例では、レンズ材５７は、画素領域２１以外の領域にも形成されるので、レンズ材５７は、画素領域２１以外の領域も保護することができる。また、レンズ材５７に光の反射を防止するカラーフィルタが含まれる場合、画素領域２１以外の領域からの光の反射を防止することができる。
周辺回路部５１上の一部には、レンズ材５７が形成されないが、アンダーフィル樹脂５５が充填されるので、その一部も保護することができる。また、アンダーフィル樹脂５５として適切な樹脂を選択することにより、ダム５６の内側（ダム５６を含まない）からの光の反射を防止することができる。
（画素領域と周辺回路の第４の構造例）
図８は、図１のCMOSイメージセンサ１０の第４の構造例の概略を示す断面図である。
図８のCMOSイメージセンサ１０の構造は、レンズ材５７が、半導体チップ１１上のダム５６の内側の半導体チップ１２と同一のサイズの領域９３のみとワイヤーボンディング用電極パッド５２とを開口するように形成される点を除いて、図２の構造と同一である。
即ち、図８の例では、レンズ材５７は、半導体チップ１２に対応する、半導体チップ１２と同一のサイズである半導体チップ１１上の領域９３と、ワイヤーボンディング用電極パッド５２とを開口するように形成される。
なお、半導体チップ１２の位置ズレを考慮して、レンズ材５７は、領域９３より位置ズレ分内側の、半導体チップ１２のサイズより小さい領域が開口されてもよい。但し、レンズ材５７の開口領域が小さくなり過ぎると、半導体チップ１１の全面にレンズ材５７が形成される場合と同様に、バンプ１３の形成時に問題が発生する。
従って、例えば、図９に示すように、レンズ材５７のワイヤーボンディング用電極パッド５２以外の開口領域９４は、バンプ１３の最もレンズ材５７側から、レンズ材５７の最もバンプ１３側までの距離１０１が、リソグラフィー時の開口サイズ、即ちバンプ１３の直径１０２の２倍と、バンプ１３のピッチの最小値１０３のいずれか大きい方よりも大きくなるように形成される。
または、図９および図１０に示すように、開口領域９４は、レンズ材５７とバンプ１３が並ぶ方向のバンプ用開口部７１のサイズ１０４に対する、バンプ用開口部７１の最もレンズ材５７側から、レンズ材５７の最もバンプ用開口部７１側までの距離１０５の比率（以下、バンプ比率という）に比べて、レンズ材５７とワイヤーボンディング１２０が並ぶ方向のワイヤーボンディング用開口部７２のサイズ１２３に対する、ワイヤーボンディング用開口部７２の最もレンズ材５７側から、レンズ材５７の最もワイヤーボンディング用開口部７２側までの距離１２４の比率（以下、ワイヤーボンディング比率という）が小さくなるように形成される。
即ち、バンプ比率が、ワイヤーボンディング１２０の形成時に問題のないワイヤーボンディング比率以上になるように、開口領域９４が形成される。
以上のように、図８乃至図１０の例では、図６および図７の場合と同様に、レンズ材５７は、画素領域２１以外の領域にも形成される。従って、画素領域２１以外の領域も保護し、画素領域２１以外の領域からの光の反射を防止することができる。
また、レンズ材５７のワイヤーボンディング用電極パッド５２以外の開口領域（領域９３，開口領域９４）のサイズは、半導体チップ１２のサイズ以下である。従って、半導体チップ１２とアンダーフィル樹脂５５により、周辺回路部５１上のレンズ材５７の開口領域を保護し、開口領域からの光の反射を防止することができる。
（領域９２の形状の例）
図１１乃至図１３は、図７の領域９２の形状の例を示す、半導体チップ１１の一部を光の照射側から見た図である。
図１１に示すように、領域９２は、例えば、半導体チップ１１に形成されたバンプ１３の全てを囲む１つの領域により構成される。この場合、半導体チップ１１の光の照射側の面にレンズ材５７によって形成される段差が少なくなり、現像などのウェット処理時に液の流れが妨害されにくくなる。
なお、領域９２は、図１２に示すように、バンプ１３を２以上のグループに分割し、グループごとにバンプ１３を囲む２以上の領域により構成されるようにしてもよい。また、領域９２の形状は、矩形に限らず、例えば図１３に示すように円形であってもよい。
図１１乃至図１３では、領域９２について説明したが、領域９３および開口領域９４についても同様である。
第１実施の形態では、本開示をCMOSイメージセンサに適用した場合について説明したが、本開示は、CCD(Charge Coupled Device)イメージセンサなどのCMOSイメージセンサ以外の固体撮像装置にも適用することができる。また、本開示は、ガラス材５７の代わりにポリミイドなどの樹脂が保護膜として用いられ、バンプが形成される素子にも適用することができる。さらに、CMOSイメージセンサ１０を構成する各部の半導体チップ１１と半導体チップ１２への振り分け方法は、上述した方法に限定されない。また、バンプによって接続される部は、カラム処理部２５−１および２５−２、水平駆動部２６、並びにシステム制御部２７に限定されない。さらに、半導体チップ１２は、複数の半導体チップにより形成されるようにしてもよい。この複数の半導体チップに形成される部は、同一のものであっても、異なるものであってもよい。
＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の構成例の概要）
図１４は、本開示を適用したCMOSイメージセンサの第２実施の形態の構成例の概要を示す図である。
図１４のCMOSイメージセンサ１４０は、図中下側の半導体チップである下チップ１４１と、図中上側の半導体チップである上チップ１４２とが、フリップチップボンディングされたものである。
下チップ１４１は、半導体基板とCuやAlなどの金属配線層により構成され、下チップ１４１には、画素領域１４１Ａと周辺回路１４１Ｂが形成される。画素領域１４１Ａの構成は、図１の画素領域２１の構成と同様である。また、周辺回路１４１Ｂの構成は、垂直駆動部２４、カラム処理部２５−１および２５−２、水平駆動部２６、およびシステム制御部２７と同様に構成されるが、画素領域１４１Ａと同一の下チップ１４１に形成され、上チップ１４２と接合するための図示せぬバンプを有する。
下チップ１４１上に形成される図示せぬレンズ材は、上チップ１４２の接合領域に対応する領域を開口して形成される。従って、第１実施の形態と同様に、周辺回路１４１Ｂが有する図示せぬバンプの形成時の問題の発生を防止することができる。
上チップ１４２は、半導体基板とCuやAlなどの金属配線層により構成され、上チップ１４２には、信号処理回路１４２Ａが形成される。信号処理回路１４２Ａの構成は、図１のメモリ・信号処理部２８の構成と同様である。
（ダイシング前のCMOSイメージセンサの構成例）
図１５は、図１４のCMOSイメージセンサ１４０のダイシング前の構成例を示す斜視図であり、図１６は、図１５のＡ−Ａ断面図である。
図１５に示すように、ダイシング前のCMOSイメージセンサ１４０は、アレイ状に下チップ１４１が配置された半導体ウエハ１５０と、２つの下チップ１４１にまたがって接合された上チップ１４２とにより構成される。なお、図１５では、半導体ウエハ１５０のうちの、２（横）×３(縦)の下チップ１４１が形成された部分のみを図示している。
下チップ１４１（第１の半導体チップ）と上チップ１４２の外形は、所定の厚みを有する矩形である。各下チップ１４１の間には、スクライブ領域１５１が設けられる。上チップ１４２がまたがる２つの下チップ１４１の間のスクライブ領域１５１には、TEG（Test Element Group）パターン１６１とマーク１６２とが形成される。
TEGパターン１６１は、下チップ１４１と上チップ１４２を接合する図示せぬバンプを評価するためのパターンである。マーク１６２は、下チップ１４１と上チップ１４２の接合時の位置合わせに用いられるマークである。下チップ１４１と上チップ１４２は、マーク１６２と、上チップ１４２に形成された図示せぬマークとが一致するように接合される。
また、スクライブ領域１５１には、下チップ１４１と上チップ１４２を接合する図示せぬバンプを評価するための電極１６３が形成され、TEGパターン１６１と接続される。下チップ１４１上の上チップ１４２が接合される領域の周囲には、下チップ１４１と上チップの接合時に、下チップ１４１と上チップの間に充填されるアンダーフィル樹脂の流出を防止するダム１６４が形成される。
上チップ１４２は、図中上側（北側）に形成された北チップ１７１と、図中下側（南側）に形成された南チップ１７２とが、スクライブ領域１７３を挟んで形成されたものである。北チップ１７１（第２の半導体チップ）と南チップ１７２（第３の半導体チップ）の外形は、所定の厚みを有する矩形である。スクライブ領域１７３には、下チップ１４１と上チップ１４２の接合時の位置合わせに用いられる図示せぬマークが形成される。
上チップ１４２では、信号処理回路１４２Ａが５つの回路１８１乃至１８５に分割され、そのうちの２つの回路１８１および回路１８２と、３つの回路１８３乃至１８５が、それぞれ、北チップ１７１、南チップ１７２に形成される。
ダイシング前のCMOSイメージセンサ１４０は、図１６に示すように、下チップ１４１の周囲のスクライブ領域１５１がダイシング（切断）されることにより、個片化される。
これにより、個片化されたCMOSイメージセンサ１４０において、スクライブ領域１５１が付加された下チップ１４１の外形線をなすスクラブラインうちの、図１５中左右方向（水平方向）の辺（第１の辺）１９１の全領域と、スクライブ領域１７３が付加された北チップ１７１の外形線をなすスクラブラインのうちの、図１５中左右方向の辺（第２の辺）１９２の全領域とが面一となる。
また、スクライブ領域１５１が付加された下チップ１４１の外形線をなすスクラブラインうちの、辺１９１と対向する辺１９３（第３の辺）の全領域と、スクライブ領域１７３が付加された南チップ１７２の外形線をなすスクラブラインのうちの、図１５中左右方向の辺（第４の辺）１９４の全領域とが面一となる。
なお、第２の実施の形態では、辺１９１と辺１９２の全領域が面一であり、辺１９３と辺１９４の全領域が面一であるものとするが、それぞれ、少なくとも一部の領域が面一であれば、全領域が面一でなくてもよい。
以上のように、CMOSイメージセンサ１４０では、北チップ１７１と南チップ１７２の両方が１つの上チップ１４２に形成される。従って、下チップ１４１に対して北チップ１７１と南チップ１７２を同時に接合することができる。また、下チップ１４１は同一の向きで半導体ウエハ１５０上に形成されればよく、下チップ１４１に対称軸は必要ない。さらに、北チップ１７１と南チップ１７２に対称軸は必要ない。
また、製造時にのみ使用されるTEGパターン１６１、マーク１６２、および電極１６３は、スクライブ領域１５１に配置され、CMOSイメージセンサ１４０の個片化時に削除される。従って、TEGパターン１６１、マーク１６２、および電極１６３がCMOSイメージセンサ１４０内に配置される場合に比べて、下チップ１４１の有効領域を増加させることができる。
これに対して、図１７に示すように、半導体ウエハ２０１に形成された下チップ２０２に、北チップ２０３と南チップ２０４を別々に形成される場合、下チップ２０２に対して北チップ２０３と南チップ２０４が１つずつ接合される。
従って、北チップ２０３と南チップ２０４のそれぞれについて、接合時の位置合わせに用いられるマーク２０５、マーク２０６を形成する必要がある。よって、図１７に示すように、半導体ウエハ２０１の下チップ２０２にマーク２０５とマーク２０６が形成される場合、下チップ２０２のサイズが大きくなり製造コストが増加する。
また、北チップ２０３と南チップ２０４のそれぞれについて、下チップ２０２上の接合領域の周囲に、下チップ２０２との間に充填されるアンダーフィル樹脂の流出を防止するダム２０７，２０８を形成する必要がある。
（CMOSイメージセンサの製造方法の説明）
図１８は、CMOSイメージセンサ１４０の製造方法を説明する斜視図である。
まず、図１８Ａに示すように、半導体ウエハ１５０には、下チップ１４１が形成される。また、下チップ１４１の間のスクライブ領域１５１には、TEGパターン１６１とマーク１６２が形成され、下チップ１４１の間以外のスクライブ領域１５１には、電極１６３が形成される。下チップ１４１の上チップ１４２が接合される領域の周囲にはダム１６４が形成される。
また、下チップ１４１のダム１６４の内側の周辺回路１４１Ｂには、下チップ１４１内に形成された図示せぬバンプ用電極と接続するように、電解めっき、無電解めっき、転写、圧着等の方法でボールやピラーなどのバンプ２２１が形成される。バンプ２２１は、例えば数十ミクロンの狭ピッチで配置される。また、バンプ２２１は、電気的特性やその信頼性を確保することができるように、主にNi, Pd, Au, Sn, Ag, Pb, Bi, Cu, In等の金属材料を用いて、バリア層、シード層、接合用金属層等により構成される。
次に、図１８Ｂに示すように、回路１８１と回路１８２が形成された北チップ１７１と、回路１８３乃至１８５が形成された南チップ１７２が、スクライブ領域１７３を挟んで配置されることにより、上チップ１４２が形成される。北チップ１７１と南チップ１７２には、バンプ２２２が形成される。スクライブ領域１７３には、マーク２３１とTEGパターン２３２が形成される。
そして、図１８Ｃに示すように、マーク１６２とマーク２３１が一致するように、各上チップ１４２が、順次、半導体ウエハ１５０上に配置され、接合される。これにより、北チップ１７１のバンプ２２２が、ある下チップ１４１の南側のバンプ２２１に接合され、南チップ１７２のバンプ２２２が、その下チップ１４１とは異なる下チップ１４１の北側のバンプ２２１に接合される。
このように、マーク１６２とマーク２３１に基づいて下チップ１４１と上チップ１４２が接合されることにより、バンプ２２１とバンプ２２２が高密度に配置される場合であっても、バンプ２２１とバンプ２２２を正確に接続することができる。
なお、北チップ１７１が南側に配置された下チップ１４１の北側には、その北チップ１７１を有する上チップ１４２とは異なる上チップ１４２の南チップ１７２が配置される。また、南チップ１７２が北側に配置された下チップ１４１の南側には、その南チップ１７２を有する上チップ１４２とは異なる上チップ１４２の北チップ１７１が配置される。
次に、下チップ１４１と上チップ１４２の間に、アンダーフィル樹脂が、１方向または南北の２方向から注入される。南北の２方向からアンダーフィル樹脂が注入される場合には、南方向と北方向で、左右逆から線塗布が行われることにより、アンダーフィル樹脂が注入される。これにより、下チップ１４１と上チップ１４２が固定される。
最後に、下チップ１４１の周囲のスクライブ領域１５１がダイシングされ、図１８Ｄに示すように、CMOSイメージセンサ１４０が個片化される。
以上のように、北チップ１７１と南チップ１７２がまとめて下チップ１４１に接合されるので、図１７に示したように北チップ２０３と南チップ２０４を別々に下チップ２０２に接合する場合に比べて、接合回数を大幅に削減することができる。即ち、下チップ１４１に、北チップ１７１と南チップ１７２を容易に接合することができる。
その結果、接合TAT（Turn Around Time）が短縮され、製造コストを削減することができる。また、バンプ接続に必要な熱処理の時間が短くなるため、半導体ウエハ１５０に与える熱負荷が削減され、熱処理によるCMOSイメージセンサ１４０の特性への影響を最小限に抑制することができる。
また、北チップ１７１と南チップ１７２がまとめて下チップ１４１に接合されるので、北チップ１７１と南チップ１７２の接合時の位置合わせに用いられるマークやバンプを評価するためのTEGパターンを共有化することができる。
さらに、CMOSイメージセンサ１４０では、ミラー反転や対称軸といったレイアウト制約がないため、CMOSイメージセンサ１４０内の物理的な配置を変更する必要はない。
なお、第２実施の形態では、１つの上チップ１４２と接合される下チップ１４１の数が２つであったが、２つより多くてもよい。例えば、上チップ１４２が、２（横）×２(縦)の４つの下チップにまたがって接合されてもよいし、３（横）×２（縦）の６つの下チップにまたがって接合されてもよい。但し、１つの上チップ１４２と接合される下チップ１４１の数は、歩留とトレードオフの関係にある。
また、第２実施の形態では、信号処理回路１４２Ａを構成する回路の数が、５であるものとしたが、複数であれば、どのような数であってもよい。
さらに、第２実施の形態では、第１実施の形態と同様に、下チップ１４１上の上チップ１４２の接合領域に対応する領域にレンズ材が形成されないようにしたが、形成されるようにしてもよい。
また、第２実施の形態では、画素領域１４１Ａと周辺回路１４１Ｂが同一の下チップ１４１に形成されたが、異なる半導体チップに形成されるようにしてもよい。この場合にも、半導体チップ間の接合が、下チップ１４１と上チップ１４２の接合と同様に行われる。
さらに、CMOSイメージセンサ１０とCMOSイメージセンサ１４０は、裏面照射型CMOSイメージセンサであっても、表面照射型CMOSイメージセンサであってもよい。但し、CMOSイメージセンサ１０とCMOSイメージセンサ１４０が、表面照射型CMOSイメージセンサである場合、バンプ接続用電極パッドは金属配線層の上層に形成すればよい。従って、通常のワイヤーボンディング接続用電極パッドの形成と同様の工程で形成することができる。また、裏面照射型CMOSイメージセンサである場合のように、裏面の金属配線層の配線を表面にもってくる裏面再配線工程を行う必要がない。よって、製造コストを抑制することができる。
＜第３実施の形態＞
（撮像装置の一実施の形態の構成例）
図１９は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。
図１９の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサ１０（１４０）からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。
＜CMOSイメージセンサの使用例＞
図２０は、上述のCMOSイメージセンサ１０（１４０）を使用する使用例を示す図である。
上述したCMOSイメージセンサ１０（１４０）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、本技術は、CMOSイメージセンサ以外の、複数の半導体チップをフリップチップボンディングする半導体装置にも適用することができる。
なお、本開示は、以下のような構成もとることができる。
（１）
半導体基板上に形成されたバンプと、
前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
を備える半導体装置。
（２）
前記レンズ材は、前記半導体基板上の画素領域にのみ形成される
ように構成された
前記（１）に記載の半導体装置。
（３）
前記レンズ材は、前記バンプを介して前記半導体基板に接合される半導体チップに対応する前記半導体基板上の領域以外の領域に形成される
ように構成された
前記（１）に記載の半導体装置。
（４）
前記レンズ材は、前記半導体チップに対応する、前記半導体チップより大きい前記半導体基板上の領域を開口するように形成される
ように構成された
前記（３）に記載の半導体装置。
（５）
前記半導体チップと前記半導体基板との間に形成されたアンダーフィル樹脂と、
前記半導体基板上に形成された、前記半導体基板上の前記半導体チップが接合される領域以外の領域への前記アンダーフィル樹脂の流出を防止するダムと
をさらに備え、
前記レンズ材は、前記半導体基板上の前記ダムの内側の全領域を開口するように形成される
ように構成された
前記（４）に記載の半導体装置。
（６）
前記半導体チップと前記半導体基板との間に形成されたアンダーフィル樹脂と、
前記半導体基板上に形成された、前記半導体基板上の前記半導体チップが接合される領域以外の領域への前記アンダーフィル樹脂の流出を防止するダムと
をさらに備え、
前記レンズ材は、前記半導体基板上の前記ダムの内側の一部の領域のみを開口するように形成される
ように構成された
前記（３）に記載の半導体装置。
（７）
前記レンズ材は、前記半導体チップに対応する、前記半導体チップより小さい前記半導体基板上の領域を開口するように形成される
ように構成された
前記（３）に記載の半導体装置。
（８）
前記バンプの直径の２倍と、前記バンプのピッチの最小値のいずれか大きい方よりも、前記バンプの最も前記レンズ材側から、前記レンズ材の最も前記バンプ側までの距離が大きくなる
ように構成された
前記（１）に記載の半導体装置。
（９）
前記半導体基板に形成され、前記バンプと接続されるバンプ接続用電極パッド
前記半導体基板に形成され、ワイヤーボンディングと接続されるワイヤーボンディング用電極パッドと、
をさらに備え、
前記バンプと前記バンプ接続用電極パッドを接続するための前記半導体基板の開口部であるバンプ用開口部のサイズに対する、前記バンプ用開口部の最も前記レンズ材側から、前記レンズ材の最も前記バンプ用開口部側までの距離の比率に比べて、前記ワイヤーボンディングと前記ワイヤーボンディング用電極パッドを接続するための前記半導体基板の開口部であるワイヤーボンディング用開口のサイズに対する、前記ワイヤーボンディング用開口部の最も前記レンズ材側から、前記レンズ材の最も前記ワイヤーボンディング用開口部側までの距離の比率が小さくなる
ように構成された
前記（１）に記載の半導体装置。
（１０）
半導体基板上に形成されたバンプと、
前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
を備える半導体装置の製造方法。
（１１）
半導体基板上に形成されたバンプと、
前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
を備える電子機器。
（１２）
外形が矩形である第１乃至第３の半導体チップ
を備え、
前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
ように構成された
半導体装置。
（１３）
前記第１の辺および前記第３の辺は、前記第１の半導体チップの外形線をなすスクライブラインの１辺であり、
前記第２の辺は、前記第２の半導体チップの外形線をなすスクライブラインの１辺であり、
前記第４の辺は、前記第３の半導体チップの外形線をなすスクライブラインの１辺である
ように構成された
前記（１２）に記載の半導体装置。
（１４）
外形が矩形である第１乃至第３の半導体チップ
を備え、
前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
ように構成された
半導体装置の製造方法。
（１５）
外形が矩形である第１乃至第３の半導体チップ
を備え、
前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
ように構成された
電子機器。
１０ CMOSイメージセンサ， ２１ 画素領域， １１，１２ 半導体チップ， １３ バンプ， ５２ ワイヤーボンディング用電極パッド， ５３Ａ バンプ接続用電極パッド， ５５ アンダーフィル樹脂， ５６ ダム， ５７ レンズ材， ７１ バンプ用開口部， ７２ ワイヤーボンディング用開口部， ９１乃至９３ 領域， ９４ 開口領域, １０１ 距離， １０２ 直径， １０３ 最小値， １０４ サイズ， １０５ 距離， １２０ ワイヤーボンディング， １２３ サイズ， １２４ 距離， １４０ CMOSイメージセンサ， １４１ 下チップ， １７１ 北チップ， １７２ 南チップ， １９１乃至１９４ 辺

Claims (15)

  1. 半導体基板上に形成されたバンプと、
    前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
    を備える半導体装置。
  2. 前記レンズ材は、前記半導体基板上の画素領域にのみ形成される
    ように構成された
    請求項１に記載の半導体装置。
  3. 前記レンズ材は、前記バンプを介して前記半導体基板に接合される半導体チップに対応する前記半導体基板上の領域以外の領域に形成される
    ように構成された
    請求項１に記載の半導体装置。
  4. 前記レンズ材は、前記半導体チップに対応する、前記半導体チップより大きい前記半導体基板上の領域を開口するように形成される
    ように構成された
    請求項３に記載の半導体装置。
  5. 前記半導体チップと前記半導体基板との間に形成されたアンダーフィル樹脂と、
    前記半導体基板上に形成された、前記半導体基板上の前記半導体チップが接合される領域以外の領域への前記アンダーフィル樹脂の流出を防止するダムと
    をさらに備え、
    前記レンズ材は、前記半導体基板上の前記ダムの内側の全領域を開口するように形成される
    ように構成された
    請求項４に記載の半導体装置。
  6. 前記半導体チップと前記半導体基板との間に形成されたアンダーフィル樹脂と、
    前記半導体基板上に形成された、前記半導体基板上の前記半導体チップが接合される領域以外の領域への前記アンダーフィル樹脂の流出を防止するダムと
    をさらに備え、
    前記レンズ材は、前記半導体基板上の前記ダムの内側の一部の領域のみを開口するように形成される
    ように構成された
    請求項３に記載の半導体装置。
  7. 前記レンズ材は、前記半導体チップに対応する、前記半導体チップより小さい前記半導体基板上の領域を開口するように形成される
    ように構成された
    請求項３に記載の半導体装置。
  8. 前記バンプの直径の２倍と、前記バンプのピッチの最小値のいずれか大きい方よりも、前記バンプの最も前記レンズ材側から、前記レンズ材の最も前記バンプ側までの距離が大きくなる
    ように構成された
    請求項１に記載の半導体装置。
  9. 前記半導体基板に形成され、前記バンプと接続されるバンプ接続用電極パッド
    前記半導体基板に形成され、ワイヤーボンディングと接続されるワイヤーボンディング用電極パッドと、
    をさらに備え、
    前記バンプと前記バンプ接続用電極パッドを接続するための前記半導体基板の開口部であるバンプ用開口部のサイズに対する、前記バンプ用開口部の最も前記レンズ材側から、前記レンズ材の最も前記バンプ用開口部側までの距離の比率に比べて、前記ワイヤーボンディングと前記ワイヤーボンディング用電極パッドを接続するための前記半導体基板の開口部であるワイヤーボンディング用開口部のサイズに対する、前記ワイヤーボンディング用開口部の最も前記レンズ材側から、前記レンズ材の最も前記ワイヤーボンディング用開口部側までの距離の比率が小さくなる
    ように構成された
    請求項１に記載の半導体装置。
  10. 半導体基板上に形成されたバンプと、
    前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
    を備える半導体装置の製造方法。
  11. 半導体基板上に形成されたバンプと、
    前記半導体基板上の前記バンプ以外の領域に形成されたレンズ材と
    を備える電子機器。
  12. 外形が矩形である第１乃至第３の半導体チップ
    を備え、
    前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
    前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
    ように構成された
    半導体装置。
  13. 前記第１の辺および前記第３の辺は、前記第１の半導体チップの外形線をなすスクライブラインの１辺であり、
    前記第２の辺は、前記第２の半導体チップの外形線をなすスクライブラインの１辺であり、
    前記第４の辺は、前記第３の半導体チップの外形線をなすスクライブラインの１辺である
    ように構成された
    請求項１２に記載の半導体装置。
  14. 外形が矩形である第１乃至第３の半導体チップ
    を備え、
    前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
    前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
    ように構成された
    半導体装置の製造方法。
  15. 外形が矩形である第１乃至第３の半導体チップ
    を備え、
    前記第１の半導体チップの外形線の１辺である第１の辺の少なくとも一部の領域と、前記第２の半導体チップの外形線の１辺である第２の辺の少なくとも一部の領域とが面一となり、
    前記第１の半導体チップの外形線の１辺のうちの、前記第１の辺と対向する第３の辺の少なくとも一部の領域と、前記第３の半導体チップの外形線の１辺である第４の辺の少なくとも一部が面一となる
    ように構成された
    電子機器。
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