JP2011171501A - フリップチップ実装装置 - Google Patents
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Abstract
【課題】インピーダンスの不連続性を抑えるとともに、反射損失の低減することができ、かつ、半導体回路基板(CMOS−IC)の特性インピーダンスに影響を及ぼすことなくフリップチップ実装する。
【解決手段】基板26の一面上に、第一導体層21、第一誘電体層24、第二導体層23、第二誘電体層25が順に積層されてなる実装基板2上に、半導体回路基板1をフリップチップ接合させたフリップチップ実装装置であって、実装基板2は、第二導体層23の一部が露呈する開口部Aを備え、第二導体層23の露呈部に配した金属薄膜27及び第一バンプ31を介して、実装基板2と半導体回路基板1とが電気的に接続されており、実装基板2と半導体回路基板1との間には空間が設けられたフリップチップ実装装置。
【選択図】図1
【解決手段】基板26の一面上に、第一導体層21、第一誘電体層24、第二導体層23、第二誘電体層25が順に積層されてなる実装基板2上に、半導体回路基板1をフリップチップ接合させたフリップチップ実装装置であって、実装基板2は、第二導体層23の一部が露呈する開口部Aを備え、第二導体層23の露呈部に配した金属薄膜27及び第一バンプ31を介して、実装基板2と半導体回路基板1とが電気的に接続されており、実装基板2と半導体回路基板1との間には空間が設けられたフリップチップ実装装置。
【選択図】図1
Description
本発明は、フリップチップ実装装置に関し、特に、準ミリ波帯(10GHz〜30GHz)及びミリ波帯(30GHz〜300GHz)で動作する半導体回路基板(CMOS−IC)を実装基板にフリップチップ実装する場合において、実装基板がCMOS−ICの特性に影響を及ぼすことのないフリップチップ実装装置に関する。
半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、BGA(Ball Grid Array)やCSP(Chip Size Package)等のような小型のパッケージが実用化されている。
また、扱われる信号周波数についても、携帯電話、無線LAN、ITS(Intelligent Transport Systems)等で主流の数GHzから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波化が進んでいる。
従来、準ミリ波帯やミリ波帯に使用されるICは専らGaAs等の化合物半導体を用いたMMIC(Monolithic Microwave Integrated Circuits)であった。MMICは、GaAs基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。
しかしながら、MMICでは、高価な化合物半導体回路基板上のほとんどの面積を電力分配回路や合成回路、給電回路などの受動回路素子が占めており、コストが高く、民生市場に進出が難しいという問題を有している。
しかしながら、MMICでは、高価な化合物半導体回路基板上のほとんどの面積を電力分配回路や合成回路、給電回路などの受動回路素子が占めており、コストが高く、民生市場に進出が難しいという問題を有している。
近年においては、CMOS技術を用いたミリ波帯ICの検討が盛んに行われており、実用化が近づいている(例えば、非特許文献1及び2参照)。CMOS技術は、上述したMMICとは異なり、誘電体(SiO2)が薄く、微細加工(最小L/S 0.25μm/0.25μm)が可能であることから、受動回路素子のサイズも小さくすることができるという利点がある。
また、半導体の実装方法としては、デジタルIC等に多用されるワイヤボンド接続と比較して接続部を短縮できる、フリップチップ実装がある(例えば、特許文献1参照)。この実装方法は、接続に起因する寄生インダクタンス成分による設計の破綻や反射損失の増加を防ぐことができるため、高周波領域において非常に有望な半導体実装技術といえる。
図17に、フリップチップ実装によって、実装基板102に半導体回路基板(GaAs基板)101を実装した実装装置を示す。実装基板102は、Siからなる基板126に、GND層121、第一誘電体層124、配線層123、第二誘電体層125を順に積層させたものである。第二誘電体層125は、配線層123を保護するための封止樹脂として機能している。また、配線層123、第一誘電体層124、およびGND層121により、マイクロストリップラインが構成されている。
半導体回路基板101は、配線層13とGND層121とでマイクロストリップラインを構成している。
半導体回路基板101と実装基板102は、バンプ31を介して電気的に接続されている。また、半導体回路基板101と実装基板102との隙間には、光硬化性樹脂132が充填されている。
半導体回路基板101は、配線層13とGND層121とでマイクロストリップラインを構成している。
半導体回路基板101と実装基板102は、バンプ31を介して電気的に接続されている。また、半導体回路基板101と実装基板102との隙間には、光硬化性樹脂132が充填されている。
Huei wang, "Development of Silicon-based Millimeter-wave Ics at National Taiwan University(MWE2008ダイジェスト)
Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, "A 77GHz Transceiver in 90nm CMOS"
ところで、図17に示すような構成のフリップチップ実装装置においては、半導体回路基板101と実装基板102との間に光硬化性樹脂132が充填されているため、充填された光硬化性樹脂132の影響によって、半導体回路基板101上の半導体回路の特性が変動してしまい、半導体回路の動作へ悪影響を与えてしまうという問題があった。
この発明は、このような事情を考慮してなされたもので、その目的は実装基板が半導体回路基板(CMOS−IC)の特性に影響を及ぼすことのないフリップチップ実装装置を提供することにある。
本発明の請求項1に係る発明は、基板の一面上に、第一導体層、第一誘電体層、第二導体層からなる配線パターン、第二誘電体層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、前記実装基板は、前記第二導体層の一部が露呈する開口部を備え、前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記実装基板と前記半導体回路基板とが電気的に接続されており、前記実装基板と前記半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置である。
本発明の請求項2に係る発明は、前記開口部の領域内において、前記第一誘電体層がその厚み方向に凹部を持つことを特徴とする請求項1に記載のフリップチップ実装装置である。
本発明の請求項3に係る発明は、前記開口部の領域内において、前記第一誘電体層及び第一導体層が除去された部分を有することを特徴とする請求項2に記載のフリップチップ実装装置である。
本発明の請求項4に係る発明は、前記配線パターンはマイクロストリップ伝送線路を形成し、前記配線パターン、前記第一誘電体層、および第一導体層はマイクロストリップラインを構成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項5に係る発明は、前記配線パターンはコプレナ伝送線路を形成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項6に係る発明は、前記第二導体層は、一部が高周波受動回路素子の端子に接続される部位を、他の一部が、デジタル信号又はDC信号の端子に接続される部位をそれぞれなしていることを特徴とする請求項1〜5のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項7に係る発明は、前記第二導体層の一部又は全部からなるインダクタ又はキャパシタを備え、前記インダクタ又はキャパシタが形成された領域と重なる位置にある第一導体層の領域が取り除かれていることを特徴とする請求項1〜6のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項8に係る発明は、前記金属薄膜と前記第一バンプに接続する第二導体層の露呈部から延びる一部が第二誘電体層の上面へ延設されており、かつ、第二誘電体層の上面において、他の実装基板と接続される第二バンプを備えていることを特徴とする請求項1〜7のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項2に係る発明は、前記開口部の領域内において、前記第一誘電体層がその厚み方向に凹部を持つことを特徴とする請求項1に記載のフリップチップ実装装置である。
本発明の請求項3に係る発明は、前記開口部の領域内において、前記第一誘電体層及び第一導体層が除去された部分を有することを特徴とする請求項2に記載のフリップチップ実装装置である。
本発明の請求項4に係る発明は、前記配線パターンはマイクロストリップ伝送線路を形成し、前記配線パターン、前記第一誘電体層、および第一導体層はマイクロストリップラインを構成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項5に係る発明は、前記配線パターンはコプレナ伝送線路を形成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項6に係る発明は、前記第二導体層は、一部が高周波受動回路素子の端子に接続される部位を、他の一部が、デジタル信号又はDC信号の端子に接続される部位をそれぞれなしていることを特徴とする請求項1〜5のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項7に係る発明は、前記第二導体層の一部又は全部からなるインダクタ又はキャパシタを備え、前記インダクタ又はキャパシタが形成された領域と重なる位置にある第一導体層の領域が取り除かれていることを特徴とする請求項1〜6のいずれか1項に記載のフリップチップ実装装置である。
本発明の請求項8に係る発明は、前記金属薄膜と前記第一バンプに接続する第二導体層の露呈部から延びる一部が第二誘電体層の上面へ延設されており、かつ、第二誘電体層の上面において、他の実装基板と接続される第二バンプを備えていることを特徴とする請求項1〜7のいずれか1項に記載のフリップチップ実装装置である。
本発明は、実装基板が、第二導体層の一部が露呈する開口部を備え、第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、実装基板と半導体回路基板とが電気的に接続され、実装基板と半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置である。この構成によって、実装基板が半導体回路基板の配線層の特性に影響を及ぼすことのない実装装置となった。これにより、高周波特性の優れた半導体回路基板と実装基板の協働装置が提供できる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
<第一実施形態>
図1は、本発明のフリップチップ実装装置の第一実施形態の断面図である。本発明のフリップチップ実装装置は、半導体回路基板(CMOS−IC)1が第一バンプ31を介して実装基板2にフリップチップ実装により接続されている。フリップチップ実装を採用しているゆえ、CMOS−IC1は、CMOS−IC1の配線層13が実装基板2に対向するように配置されている。
実装基板2はSiからなる基板26に対して、第一導体層21、第一誘電体層24、第二導体層23、第二誘電体層25が順に積層されている構成である。
図1は、本発明のフリップチップ実装装置の第一実施形態の断面図である。本発明のフリップチップ実装装置は、半導体回路基板(CMOS−IC)1が第一バンプ31を介して実装基板2にフリップチップ実装により接続されている。フリップチップ実装を採用しているゆえ、CMOS−IC1は、CMOS−IC1の配線層13が実装基板2に対向するように配置されている。
実装基板2はSiからなる基板26に対して、第一導体層21、第一誘電体層24、第二導体層23、第二誘電体層25が順に積層されている構成である。
当該フリップチップ実装装置は、第二誘電体層25が凹部状にくり貫かれることで、開口部Aを形成しており、該開口部Aにより、第二導体層23が露呈されている。CMOS−IC1は、この露呈された第二導体層23に、金属薄膜27と第一バンプ31を介してフリップチップ実装されている。
また、第一導体層23は、配線パターンとして機能しており、開口部Aの領域においては、第一誘電体層24が一部露呈している。
この構成により、金属薄膜27と第一バンプ31とCMOS−IC1とからなる厚みの少なくとも一部が、第二誘電体層25の厚みの範囲内に配置されるようになる。
また、第一導体層23は、配線パターンとして機能しており、開口部Aの領域においては、第一誘電体層24が一部露呈している。
この構成により、金属薄膜27と第一バンプ31とCMOS−IC1とからなる厚みの少なくとも一部が、第二誘電体層25の厚みの範囲内に配置されるようになる。
実装基板2に実装されるCMOS−IC1は、配線層13とGND層12とからマイクロストリップラインを構成している。
基板26は、表面に窒化膜や酸化膜(図示せず)を有するシリコンがコスト面から好ましいがこれに限ることはなく、例えば、ガラス(SiO2)から構成されていてもよい。
第一導体層21は、本実施形態においてはGND層であり、CuやAl等からなることが好ましい。第一導体層21の厚みは、表皮深さの2倍程度が好ましい。
表皮深さは、透磁率μ、導電率σの導体においては、周波数fHzのときに、1/√(πfμσ)で定義される。よって、60GHzにおいて、Cuの表皮深さは約0.27μmとなる。以上より、第一導体層21の厚みは1μm以上であることが好ましい。また、表面の凹凸を光沢めっき法や、化学機械研磨等で、表皮深さよりも十分に平坦にすることが好ましい。
表皮深さは、透磁率μ、導電率σの導体においては、周波数fHzのときに、1/√(πfμσ)で定義される。よって、60GHzにおいて、Cuの表皮深さは約0.27μmとなる。以上より、第一導体層21の厚みは1μm以上であることが好ましい。また、表面の凹凸を光沢めっき法や、化学機械研磨等で、表皮深さよりも十分に平坦にすることが好ましい。
第二導体層23も、第一導体層21と同様にCuやAl等から構成されることが好ましい。厚みに関しては、やはり1μm以上であることが好ましい。
第一誘電体層24、第二誘電体層25は、感光性樹脂をスピンコート法によって、塗布、焼成して形成する。誘電体としては、フッ素樹脂やポリイミド系樹脂、ポリイミド、BCB(ベンゾシクロブテン)、スピンオンポリマー等を採用することができる。形成可能な誘電体の厚みは、3μm〜40μmである。
第一バンプ31は、金スタッドバンプや、めっきにより形成した柱状の銅バンプの先端に柱状の金バンプやはんだバンプを成長させたもの、又はめっきにより柱状に金バンプを成長させたものが好ましい。
本実施形態に適用される伝送路としては、第二導体層を図2に示すようなマイクロストリップ伝送線路23aとするとともに、第一導体層21をGND層として、マイクロストリップラインとすることができる。
また、別の形態として、第二導体層を図3に示すようなコプレナ伝送線路23bとしてもよい。
また、別の形態として、第二導体層を図3に示すようなコプレナ伝送線路23bとしてもよい。
図4に、本発明のフリップチップ実装装置の実装基板2に電力合成・分配器(ウィルキンソンカプラ)21gを構成した実施形態の平面図を示す。入出力のインピーダンスは50オーム、中心周波数は60GHzで、その寸法は468μm×353μmである。ウィルキンソンカプラ21gの中央部には、メアンダ型の100オームの抵抗配線211gを有している。線路の幅は、50オームの部分(符号212gで示す)で47.5μm、70.7オームの部分(符号213gで示す)で23μmである。
図5に、本発明のフリップチップ実装装置の実装基板2に電力合成・分配器(ブランチラインカプラ)21hを構成した実施形態の平面図を示す。入出力のインピーダンスは50オーム、中心周波数は60GHzで、その寸法は895μm×960μmである。線路の幅は、50オームの部分(符号211hで示す)で47.5μm、35.35オームの部分(符号212hで示す)で80μmである。なお、配線を折り曲げることで更なる小型化が可能である。
図6〜図8に、実装基板2に内蔵可能な高周波素子とCMOS−IC1との組合せによる応用形態を示す。
図6は、CMOS−IC1に形成された複数個のアンプ42を実装基板2のウィルキンソンカプラ41で合成出力した例である。
図7は、CMOS−IC1に形成された複数個の作動動作するアンプ42を実装基板2のバラン43とウィルキンソンカプラ41で出力合成した例である。
図8は、CMOS−IC1に形成された複数個の平衡型アンプ44をウィルキンソンカプラ41とブロードサイドカプラ45で出力合成した例である。
図6は、CMOS−IC1に形成された複数個のアンプ42を実装基板2のウィルキンソンカプラ41で合成出力した例である。
図7は、CMOS−IC1に形成された複数個の作動動作するアンプ42を実装基板2のバラン43とウィルキンソンカプラ41で出力合成した例である。
図8は、CMOS−IC1に形成された複数個の平衡型アンプ44をウィルキンソンカプラ41とブロードサイドカプラ45で出力合成した例である。
実装基板2には上記以外にも、マイクロストリップフィルタ、トラップ回路、不平衡平衡変換器(バラン)、λ/4変成器等の高周波素子が形成可能である。
第一実施形態の構成により、実装基板2とCMOS−IC1との間には空間が設けられているため、実装基板2がCMOS−IC1の特性に影響を及ぼすことのないフリップチップ実装装置を実現することができる。
また、第一バンプ31の高さを調整することにより、CMOS−IC1と実装基板2を対向させたときに、実装基板1の誘電体層がCMOS−IC1の動作へ与える影響を軽減させることが可能となる。
また、第一バンプ31の高さを調整することにより、CMOS−IC1と実装基板2を対向させたときに、実装基板1の誘電体層がCMOS−IC1の動作へ与える影響を軽減させることが可能となる。
<第二実施形態>
図9は、本発明のフリップチップ実装装置の第二実施形態の断面図である。第二実施形態のフリップチップ実装装置においては、実装基板2cにおいて、高周波信号とデジタル信号、DC信号が伝送される伝送路が混在する構成となっている。
図9の符号23cは、誘電体層24cに形成された高周波信号が伝送される内蔵(高周波)受動回路素子の端子である。図9の符号22cは、デジタル信号、DC信号の端子であり、同一の配線層に配線されている。CMOS−IC1との実装のため、高周波素子の端子位置(配線層)を変更する(表層部の配線まで引き上げる、符号h1で示す)代わりに、デジタル、DC信号用の実装パッドを高周波素子の端子が存在する配線層にビア29を通して変更する(同一層に移動させる)ことで、受動回路素子の特性劣化を防ぎ、かつ、CMOS−ICの高周波信号、デジタル信号、DC信号のバンプを実装基板2cにおいて同一基準面上に揃えて実装することが可能となる。
図9は、本発明のフリップチップ実装装置の第二実施形態の断面図である。第二実施形態のフリップチップ実装装置においては、実装基板2cにおいて、高周波信号とデジタル信号、DC信号が伝送される伝送路が混在する構成となっている。
図9の符号23cは、誘電体層24cに形成された高周波信号が伝送される内蔵(高周波)受動回路素子の端子である。図9の符号22cは、デジタル信号、DC信号の端子であり、同一の配線層に配線されている。CMOS−IC1との実装のため、高周波素子の端子位置(配線層)を変更する(表層部の配線まで引き上げる、符号h1で示す)代わりに、デジタル、DC信号用の実装パッドを高周波素子の端子が存在する配線層にビア29を通して変更する(同一層に移動させる)ことで、受動回路素子の特性劣化を防ぎ、かつ、CMOS−ICの高周波信号、デジタル信号、DC信号のバンプを実装基板2cにおいて同一基準面上に揃えて実装することが可能となる。
<第三実施形態>
図10は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態のフリップチップ実装装置においては、第一誘電体層24dのうち、CMOS−IC1と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、CMOS−IC1と実装基板2dとを対向させたときに、実装基板2dの誘電体層がCMOS−IC1の動作へ与える影響を軽減する、あるいは、全く無にすることが可能となる。
図10は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態のフリップチップ実装装置においては、第一誘電体層24dのうち、CMOS−IC1と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、CMOS−IC1と実装基板2dとを対向させたときに、実装基板2dの誘電体層がCMOS−IC1の動作へ与える影響を軽減する、あるいは、全く無にすることが可能となる。
上記影響の理解のため、従来の構造と比較することで、本実施形態の効果について説明する。
従来構造のフリップチップ実装装置は、図17に示すように、実装基板102と半導体回路基板(GaAs基板)101との間に光硬化性樹脂132が充填されている。つまり、半導体回路基板101を動作させた際に発生する電気力線は光硬化性樹脂132を通過する。これによって、半導体回路基板101の特性が変化してしまい、半導体回路基板101の動作へ悪影響を与えてしまう。
従来構造のフリップチップ実装装置は、図17に示すように、実装基板102と半導体回路基板(GaAs基板)101との間に光硬化性樹脂132が充填されている。つまり、半導体回路基板101を動作させた際に発生する電気力線は光硬化性樹脂132を通過する。これによって、半導体回路基板101の特性が変化してしまい、半導体回路基板101の動作へ悪影響を与えてしまう。
本実施形態においては、図11に示すように、電気力線が誘電体層及び導体層を通過する割合を少なくできるため、特性インピーダンスの変化の度合いを緩和させることができる。
CMOS−IC1と実装基板2dを構成する基板26とは図10の上下方向において50μm程度離れていることが好ましい。例えば、第一バンプ31の高さが30μmであるとすると、誘電体層24dは厚み方向において20μm程度除去することが好ましい。
CMOS−IC1と実装基板2dを構成する基板26とは図10の上下方向において50μm程度離れていることが好ましい。例えば、第一バンプ31の高さが30μmであるとすると、誘電体層24dは厚み方向において20μm程度除去することが好ましい。
<第四実施形態>
図12は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態のフリップチップ実装装置においては、第一誘電体層24d、及び第一導体層21eのうち、CMOS−IC1と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、CMOS−IC1と実装基板2eを対向させたときに、実装基板2eの誘電体層及び導体層がCMOS−IC1の動作へ与える影響を軽減、あるいは、全く無にすることが可能となる。CMOS−IC1と実装基板2eを構成する基板26とは50μm程度離れていることが好ましい。
図12は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態のフリップチップ実装装置においては、第一誘電体層24d、及び第一導体層21eのうち、CMOS−IC1と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、CMOS−IC1と実装基板2eを対向させたときに、実装基板2eの誘電体層及び導体層がCMOS−IC1の動作へ与える影響を軽減、あるいは、全く無にすることが可能となる。CMOS−IC1と実装基板2eを構成する基板26とは50μm程度離れていることが好ましい。
<第五実施形態>
図13(a)は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第五実施形態のフリップチップ実装装置においては、インダクタやキャパシタ等の集中定数素子22fが実装基板2fに搭載された直下の第一導電層21fをフォトリソグラフィー及びそれを用いたエッチングで一部取り除いたものである。図13(b)は、インダクタ、キャパシタ等の集中定数素子22fの平面図である。
集中定数素子22fがインダクタの場合、第一導電層21fが図13(a)のZ方向に直径程度よりも近接して配置されている場合、第一導電層21fに渦電流が生じ、Q値の劣化が顕著となる。一方、集中定数素子22fがMIMキャパシタの場合、電極付近にGND層としての第一導電層が存在すると、ポート間の特性に差が生じてしまう。
本実施形態は、実装基板2fにインダクタ、キャパシタ等の集中定数素子22fの直下の第一導体層(GND層)21fを取り除く構成としたことで、インダクタを搭載する場合においては、Q値の劣化を防止し、キャパシタの場合においてはポート間の特性の劣化を防止することが可能となる。
図13(a)は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第五実施形態のフリップチップ実装装置においては、インダクタやキャパシタ等の集中定数素子22fが実装基板2fに搭載された直下の第一導電層21fをフォトリソグラフィー及びそれを用いたエッチングで一部取り除いたものである。図13(b)は、インダクタ、キャパシタ等の集中定数素子22fの平面図である。
集中定数素子22fがインダクタの場合、第一導電層21fが図13(a)のZ方向に直径程度よりも近接して配置されている場合、第一導電層21fに渦電流が生じ、Q値の劣化が顕著となる。一方、集中定数素子22fがMIMキャパシタの場合、電極付近にGND層としての第一導電層が存在すると、ポート間の特性に差が生じてしまう。
本実施形態は、実装基板2fにインダクタ、キャパシタ等の集中定数素子22fの直下の第一導体層(GND層)21fを取り除く構成としたことで、インダクタを搭載する場合においては、Q値の劣化を防止し、キャパシタの場合においてはポート間の特性の劣化を防止することが可能となる。
<第六実施形態>
図14は、第一実施形態の変形例であり、CMOS−IC1と実装基板2iとからなる実装装置を、別の実装基板(図示せず)にフリップチップ実装可能とした構成である。
本実施形態においては、樹脂状の突起物28の側壁と上部に配線29を延在させ、かつ、突起物28の上部の平坦部に第二バンプ32を設けている。突起物28に延在させる配線にはNi/Auの金属薄膜が施されていることが好ましい。実装時には、突起物28と第二バンプ32を合わせた高さが、CMOS−IC1の第一バンプ31とCMOS−IC1を合わせた高さよりも高くする必要がある。
また、実装装置を安定して実装させるために、第二バンプ32の高さに相当する別の突起物を設けることが好ましい。別の突起物には、配線とバンプを設けてもよいし、絶縁体からなるものとしてもよい。
図14は、第一実施形態の変形例であり、CMOS−IC1と実装基板2iとからなる実装装置を、別の実装基板(図示せず)にフリップチップ実装可能とした構成である。
本実施形態においては、樹脂状の突起物28の側壁と上部に配線29を延在させ、かつ、突起物28の上部の平坦部に第二バンプ32を設けている。突起物28に延在させる配線にはNi/Auの金属薄膜が施されていることが好ましい。実装時には、突起物28と第二バンプ32を合わせた高さが、CMOS−IC1の第一バンプ31とCMOS−IC1を合わせた高さよりも高くする必要がある。
また、実装装置を安定して実装させるために、第二バンプ32の高さに相当する別の突起物を設けることが好ましい。別の突起物には、配線とバンプを設けてもよいし、絶縁体からなるものとしてもよい。
<第七実施形態>
図15は、第六実施形態の構成から、CMOS−IC1の下部の第一誘電体層24を除去し、開口部を設けた構成である。このような構成とすることで、CMOS−IC1の第一バンプ31を低くすることができ、第一バンプ31に対する高さの制限を第六実施形態の構成よりも緩和することができる。
図15は、第六実施形態の構成から、CMOS−IC1の下部の第一誘電体層24を除去し、開口部を設けた構成である。このような構成とすることで、CMOS−IC1の第一バンプ31を低くすることができ、第一バンプ31に対する高さの制限を第六実施形態の構成よりも緩和することができる。
<第八実施形態>
図16は、第七実施形態の構成から、CMOS−IC1の下部の第一導体層21を除去した構成である。このような構成とすることで、CMOS−IC1の第一バンプ31
を低くすることができ、第一バンプ31に対する高さの制限を第七実施形態の構成よりも緩和することができる。
図16は、第七実施形態の構成から、CMOS−IC1の下部の第一導体層21を除去した構成である。このような構成とすることで、CMOS−IC1の第一バンプ31
を低くすることができ、第一バンプ31に対する高さの制限を第七実施形態の構成よりも緩和することができる。
上述した、第六実施形態、第七実施形態、及び第八実施形態に関しては、実装基板2i、2j、2kの配線29の一部又は全部を、例えば、コプレナ伝送線路とするなど、第一実施形態〜第五実施形態と同様の変形例を採用することももちろん可能である。
本発明は、高周波(特に準ミリ波及びミリ波)で動作するLSIや半導体部品の実装に適用することができる。
1…CMOS−IC(半導体回路基板)、2…実装基板、12…GND層、13…配線層、21…第一導体層、23…第二導体層、24…第一誘電体層、25…第二誘電体層、26…基板、27…金属薄膜、31…第一バンプ、A…開口部。
Claims (8)
- 基板の一面上に、第一導体層、第一誘電体層、第二導体層からなる配線パターン、第二誘電体層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、
前記実装基板は、前記第二導体層の一部が露呈する開口部を備え、
前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記実装基板と前記半導体回路基板とが電気的に接続されており、前記実装基板と前記半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置。 - 前記開口部の領域内において、前記第一誘電体層がその厚み方向に凹部を持つことを特徴とする請求項1に記載のフリップチップ実装装置。
- 前記開口部の領域内において、前記第一誘電体層及び第一導体層が除去された部分を有することを特徴とする請求項2に記載のフリップチップ実装装置。
- 前記配線パターンはマイクロストリップ伝送線路を形成し、前記配線パターン、前記第一誘電体層、および第一導体層はマイクロストリップラインを構成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置。
- 前記配線パターンはコプレナ伝送線路を形成していることを特徴とする請求項1〜3のいずれか1項に記載のフリップチップ実装装置。
- 前記第二導体層は、一部が高周波受動回路素子の端子に接続される部位を、
他の一部が、デジタル信号又はDC信号の端子に接続される部位をそれぞれなしていることを特徴とする請求項1〜5のいずれか1項に記載のフリップチップ実装装置。 - 前記第二導体層の一部又は全部からなるインダクタ又はキャパシタを備え、前記インダクタ又はキャパシタが形成された領域と重なる位置にある第一導体層の領域が取り除かれていることを特徴とする請求項1〜6のいずれか1項に記載のフリップチップ実装装置。
- 前記金属薄膜と前記第一バンプに接続する第二導体層の露呈部から延びる一部が第二誘電体層の上面へ延設されており、かつ、第二誘電体層の上面において、他の実装基板と接続される第二バンプを備えていることを特徴とする請求項1〜7のいずれか1項に記載のフリップチップ実装装置。
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